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[Verilog HDL]

关于Verilog中begin···end语句执行顺序

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gaochy1126|  楼主 | 2023-2-18 15:45 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时序逻辑, 时序, 阻塞赋值, 阻塞, 顺序, verilog
Verilog中分阻塞赋值和非阻塞赋值两种，组合逻辑多用阻塞赋值，此时使用begin···end语句，将一条执行完再执行下一句，即顺序执行。
而时序逻辑多是并行执行，多用非阻塞赋值，begin···end语句的作用只是相当于函数的花括号，将一段语句划分成块，但是在块里语句依然是并行执行的，在一个模块完成时会同时执行，所以在非阻塞赋值中begin···end语句并非顺序执行的。

转载于:https://www.cnblogs.com/frankhuang/p/10255274.html

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