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[Verilog HDL]

Verilog自学

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gaochy1126|  楼主 | 2023-2-18 15:50 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
时序, 触发器, AC, 触发, verilog, 自学



此处此处写的是一个D触发器

触发器是时序电路，所以是边沿触发，该触发器写的是上升沿触发。

在描述时序逻辑的always 块中用非阻塞赋值，则综合成时序逻辑的电路结构。

在Verilog里的begin。。。end,就相当于C语言里的{}，是一个模块开始和结束的标志。

每一个always模块都需要有begin。。。end来确定开始和结束。

每一个分支语句if...else,case都需要begin。。。end来确定开始和结束。


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