发新帖我要提问
返回列表
打印
[Verilog HDL]

Verilog自学

[复制链接]
2719|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
gaochy1126|  楼主 | 2023-2-18 15:50 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
时序, 触发器, AC, 触发, verilog, 自学



此处此处写的是一个D触发器

触发器是时序电路，所以是边沿触发，该触发器写的是上升沿触发。

在描述时序逻辑的always 块中用非阻塞赋值，则综合成时序逻辑的电路结构。

在Verilog里的begin。。。end,就相当于C语言里的{}，是一个模块开始和结束的标志。

每一个always模块都需要有begin。。。end来确定开始和结束。

每一个分支语句if...else,case都需要begin。。。end来确定开始和结束。


使用特权

评论回复 赏

相关下载

相关帖子

返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

gaochy1126
个人签名：这个社会混好的两种人：一是有权有势，二是没脸没皮的。

1050

主题

11299

帖子

26

粉丝