(7)输入代码之后,要保存文件,点击File—>Save,在弹出的对话框中输入文件名称并保存文件。
(8)建立顶层文件,这里我们使用的是图形与代码混合的设计方式,当代码和模块较少时,这种设计方式的优势不能体现出来,但是如果整个工程的模块多了,使用这种设计方式会使得整个设计清晰明了,极大减小出错的概率。选择File—>New,选择文件类型为Block Diagram/Schematic File,点击OK,就生成了一个Block1.bdf的图形文件。 (9)往图形文件中添加模块。首先要生成verilog文件的模块。右键点击Quartus II左上角的verilog文件,选择Creat Symbol Files for Current File,就可以生成该文件的模块: (10)生成verilog文件的模块成功之后,就可以在图形文件中添加该模块了。在Block.bdf界面中双击鼠标左键,弹出Symbol对话框,选择选项Project下的模块,点击OK,就会发现选中的模块会跟随鼠标在Block.bdf界面中移动,找一个适当的位置点击左键,把模块放置在该位置。 (11)接下来为模块配置输入和输出管脚(请注意此处未配置到芯片的具体管脚)。同样在Block.bdf界面中双击鼠标左键,弹出Symbol对话框,选择pin选项下的input和output管脚,并放置到Block.bdf界面的适当位置,然后开始连线。注意连线的时候,最好把输入输出端口的名称修改为与模块对应的管教一致,而且当模块的某一信号的位宽为多位时,其对应的端口也要修改为多位宽。比如我们分频模块的N输入信号位宽为5,则应把对应的输入端口位宽也修改为5: 配置并连接好输入输出管脚之后,整个Block1.bdf界面如下图所示:
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