发新帖我要提问
返回列表
打印
[Verilog HDL]

Verilog基本语法之wire和reg

[复制链接]
8354|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
gaochy1126|  楼主 | 2023-3-18 12:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
Wire, verilo, verilog
两者差别很大，完全不能取消。

在Verilog中，wire永远是wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑,只能在assign左侧赋值，不能在always @ 中赋值；
但reg可以综合成register，latch，甚至wire(当其只是中间变量的时候)，可以用于组合逻辑或者时序逻辑，能存储数据，有驱动能力，在always @模块表达式左侧被赋值。

两个共同具有性质：都能用于assign与always @模块表达式的右侧。

使用特权

评论回复 赏

相关下载

相关帖子

返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

gaochy1126
个人签名：这个社会混好的两种人：一是有权有势，二是没脸没皮的。

1050

主题

11299

帖子

26

粉丝