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夏宇闻老师书第9章例9.4的问题

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我买了夏宇闻老师的Verilog数字系统设计教程(第四版)。
我看了第9章例9.4,想做一下这个实验。
建立了工程,Verilog文件编译成功。又生成了仿真文件。
结果一仿真出现错误:




请问高手,如何解决?谢谢!

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比神乐 2023-3-22 10:13 回复TA
@cooldog123pp :搞好了,不是流程问题 
cooldog123pp 2023-3-22 08:18 回复TA
感觉是流程问题啊,程序本身很简单 

相关帖子

沙发
比神乐|  楼主 | 2023-3-21 14:33 | 只看该作者
我又改了一下,仿真界面出现了,可是又出错了。
我打开hardreg_run_msim_rtl_verilog.do文件
发现第十二行是:vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L maxii_ver -L rtl_work -L work -voptargs="+acc"  hardreg_vlg_tst
这是哪里出错了?请指教,谢谢!

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板凳
比神乐|  楼主 | 2023-3-21 15:17 | 只看该作者

工程里有两个文件
module flop(d,clk,clrb,q,qb);
input d,clk,clrb;
output q,qb;

nand #10 nd1(a,d,clk,clrb),
                        nd2(b,nd,clk),
                        nd4(d1,c,b,clrb),
                        nd5(e,c,nclk),
                        nd6(f,d1,nclk),
                        nd8(qb,q,f,clrb);
nand #9        nd3(c,a,d1),
                        nd7(q,e,qb);
not  #10 iv1(nd,d),
                        iv2(nclk,clk);
endmodule
module hardreg(d,clk,clrb,q);
input clk,clrb;
input[3:0]   d;
output[3:0]  q;



flop  f1(d[0],clk,clrb,q[0],),
                f2(d[1],clk,clrb,q[1],),
                f3(d[2],clk,clrb,q[2],),
                f4(d[3],clk,clrb,q[3],);
               
endmodule
提示flop那个文件没有时间单位。那该怎么办啊?谢谢!

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地板
玄德| | 2023-3-21 16:50 | 只看该作者

貌似还没有掌握基本的仿真方法。

建议做一个最简单的项目,比如 assign a = b 。先把整个仿真流程摸清楚。


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5
zlf1208| | 2023-3-22 10:12 | 只看该作者
本帖最后由 zlf1208 于 2023-3-22 10:21 编辑
比神乐 发表于 2023-3-21 15:17
工程里有两个文件
提示flop那个文件没有时间单位。那该怎么办啊?谢谢!
...

我习惯性地在每个设计模块的第一行(在模块的外面)添加类似下面的语句:

`timescale  1ns/100ps

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6
比神乐|  楼主 | 2023-3-22 10:13 | 只看该作者
玄德 发表于 2023-3-21 16:50
貌似还没有掌握基本的仿真方法。

建议做一个最简单的项目,比如 assign a = b 。先把整个仿真流程摸清楚 ...

我以前仿真过,都没有问题

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7
比神乐|  楼主 | 2023-3-22 10:14 | 只看该作者
zlf1208 发表于 2023-3-22 10:12
在每个设计模块的第一行(在模块的外面)添加类似下面的语句:

`timescale  1ns/100ps ...

谢谢!哈哈,我就是这么搞好的

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