求教：时序分析结果求帮忙

登录 · 发表于 2012-4-23 18:46

本帖最后由 zuphen 于 2012-4-23 18:58 编辑

我又来求教了，嘿嘿。
我用PlanAhead在place&route后做时序分析，报告有一系列的path不符合timing，下面就是其中一个，出现了这样不符合timing的path，我如何做才能消除它们？

发表于 2012-4-23 18:51

本帖最后由 zuphen 于 2012-4-23 18:57 编辑

出问题的部分时钟频率只有61.44MHz，应该也不是很高吧，为什么会不符合timing约束呢？
走线长？
组合逻辑太复杂？
还是其他原因？
我还是个新手，上面的数据我大概能够看懂，但是对大小没有什么概念，高手们麻烦帮忙看下，哪些值偏大，（我自己感觉skew有点大，是不是不正常？），我该如何去修改我的设计。

发表于 2012-4-24 07:56

从报告上看这条路径
delay 有8ns左右
skew 也有8ns左右
从BRAM出来的到DSP48的数跨时钟域了？

发表于 2012-4-24 07:58

BRAM出来的数直接送DSP48？
如果是，可以尝试将BRAM出来的数打一拍到二拍在送DSP48试试。

发表于 2012-4-24 08:00

兄弟好久没有看到你了:)

登录 · 发表于 2012-4-24 09:03

本帖最后由 zuphen 于 2012-4-24 09:10 编辑

3# Backkom80

先感谢Backkom80
最近我的很多帖子都是您帮忙回复的，对我的帮助很大！
感谢您的再次帮助！

我不太理解跨时钟域的概念，不过我的确用到了2个时钟。
BRAM模块被MCU和DSP（不是DSP48，而是我自己写的一个模块）共享，但不会在同一时间同时访问。而MCU和DSP使用的时钟一个是61.44MHz一个是100MHz，这2个时钟通过一些组合电路切换，这样算是跨时钟域吗？

发表于 2012-4-24 09:10

5# nongfuxu

额，我只是个新人菜鸟，应该不是说我吧？
说的是Backkom80 ？

发表于 2012-4-25 09:16

5# nongfuxu
呵呵，最近项目有点紧，来的少了点，:)，

发表于 2012-4-25 09:19

6# zuphen
我是不是可以这么理解，mcu 和dsp共享一片BRAM，只不过是一会是60M的时钟操作，一会是100M的时钟操作？

BRAM生成的是何种BRAM，似乎是单端口的RAM？

发表于 2012-4-25 11:05

这样啊，
向大家学习了

发表于 2012-4-25 11:43

额，我只是个新人菜鸟，应该不是说我吧？
说的是Backkom80 ？

嗯.你没有搞错.

发表于 2012-4-25 22:16

组合逻辑切换时钟的时候，无法满足100Mhz时钟的要求。因此有该问题

发表于 2012-4-25 22:35

感谢帮助，问题解决了。
可能的确是因为用组合电路去切换时钟引起的问题，我尝试着用双口RAM来代替现在的单口RAM的方案，再次进行时序分析，原来报错的几条PATH都正常了。

发表于 2012-4-25 22:56

学习啊啊

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