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大侠好，欢迎来到FPGA技术江湖。本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。
系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BUG卡破脑壳，告别目前忽悠性的培训诱导，真正的去学习去实战应用，这种快乐试试你就会懂的。话不多说，上货。
SDR SDRAM驱动设计实用进阶
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SANXIN-B01 Verilog教程-郝旭帅团队电子版 FPGA课程汇总 | 叁芯智能FPGA课程概览
本系列的技术文档、源工程代码可以登录叁芯智能科技官方技术论坛下载。
论坛网址：www.sxznfpga.com 在一些工程设计中，SDR SDRAM作为中间数据缓存器，往往需要接收上游传输过来的数据，并且还要输出下游所需的数据。为了能够解决下上游传输数据的需要，经常在SDR SDRAM驱动器中加入输入和输出缓冲器（FIFO）。为了能够使SDR SDRAM控制器能够独立自主的读取输入FIFO的数据到SDR SDRAM，以及SDR SDRAM到输出FIFO中，中间需要加上一个控制模块。控制模块中需要符合一定的项目设计规则。
SDR SDRAM是支持页突发的，可以一次进行整行数据的输入或者读出。当有大量数据时，页读和页写是经常用到的。
页读和页写并不是每次都必须读写整个行，我们可以利用突发终止命令将其终止掉。
下面两个时序就是SDRAM的页读页写时序，在某个位置使用突发终止命令将其终止掉。
页写被终止时序图：
页读被终止时序图：
具体的参考设计请参考图像显示系统设计。
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