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altera FPGA控制三速以态网的问题

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dpf_eei|  楼主 | 2012-4-24 15:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
altera, 控制, FPGA, mac, 电平
想用verilog来控制三速以态网MAC，第一步想要配置MAC的相关寄存器，结果MAC的waitrequest信号一直是高电平，没办法去读写寄存器，是什么原因造成waitrequest一直是高电平？
    MAC的复位信号是我上线后给了一个3000个时钟周期的高电平信号，之后一直是低电平。

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沙发
sxhhhjicbb| | 2012-4-25 21:02 | 只看该作者
三速以态网MAC/.....型号?

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板凳
GoldSunMonkey| | 2012-4-25 22:25 | 只看该作者
肯定是IP核

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地板
Backkom80| | 2012-4-26 08:45 | 只看该作者
三速度应该是指10/100/1000自适应mac，

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5楼
dpf_eei|  楼主 | 2012-7-22 16:36 | 只看该作者
已经搞定，忘记了结帖

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6楼
sayhi2008| | 2013-8-31 20:25 | 只看该作者
dpf_eei 发表于 2012-7-22 16:36
已经搞定，忘记了结帖

请问你是怎么搞定的？我也碰到了一摸一样的问题，搞了一个礼拜了，毫无头绪

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7楼
GoldSunMonkey| | 2013-8-31 21:48 | 只看该作者
dpf_eei 发表于 2012-7-22 16:36
已经搞定，忘记了结帖

来讲讲结帖的问题呗

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