发新帖我要提问
返回列表
打印

FPGA设计小技巧

[复制链接]
1737|17
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
liqaz|  楼主 | 2012-4-25 11:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, FPGA设计, PGA, pga设计, AC
FPGA设计小技巧 _FPGA设计小技巧(good) .pdf (190.4 KB)

使用特权

评论回复 赏

相关下载

相关帖子
沙发
tee.| | 2012-4-25 16:45 | 只看该作者
好东西啊。多谢楼主，下载学习先

使用特权

评论回复 赏
板凳
jakfens| | 2012-4-25 16:51 | 只看该作者
3q

使用特权

评论回复 赏
地板
jiang390625| | 2012-4-25 17:18 | 只看该作者
不错，顶楼主个。收下了！~

使用特权

评论回复 赏
5楼
liwsx| | 2012-4-26 09:06 | 只看该作者
好东西啊。多谢楼主，
下载学习先

使用特权

评论回复 赏
6楼
bityoung| | 2012-4-26 10:40 | 只看该作者
多谢楼主

使用特权

评论回复 赏
7楼
Oxygen.Chu| | 2012-4-26 14:19 | 只看该作者
本帖最后由 Oxygen.Chu 于 2012-4-26 14:25 编辑

不选用全局时钟缓冲器的时钟将会引入偏差

不对：即便用了BUFG也有skew和jitter，只不过因为走的是dedicated network，所以小很多，而且关键是质量高

--------------------------------------------------------

使用时钟的两个沿是不可靠的，因为时钟的某沿或者两个沿会“漂移”

作者纯粹在YY：不使用双沿的原因是，你将会使得timing margin缩小一倍。补充完整一点，是不在芯片内部使用双沿，IO上面我如何不能？

--------------------------------------------------------

内部锁存器会混淆时序而且常常会引入另外的时钟信号

补充： 其次是STA对于锁存器的分析复杂度远远高于寄存器

--------------------------------------------------------

后面的小技巧不想看了，总之作者需要好好斟酌。。。

使用特权

评论回复 赏
8楼
jiang390625| | 2012-4-26 15:06 | 只看该作者
下载看看，多谢楼主了。

使用特权

评论回复 赏
9楼
daisyly| | 2012-4-26 16:35 | 只看该作者
学好FPGA设计是我下个目标。先标记一下。

使用特权

评论回复 赏
10楼
molagefei| | 2012-4-26 16:55 | 只看该作者
赚分+顶贴，什么时候才不需要验证码？:funk:

使用特权

评论回复 赏
11楼
mas888| | 2012-4-28 10:18 | 只看该作者
收藏了  谢谢

使用特权

评论回复 赏
12楼
gool| | 2012-4-28 10:33 | 只看该作者
前来取经

使用特权

评论回复 赏
13楼
xianxian23| | 2012-4-28 12:39 | 只看该作者
谢谢楼主！

使用特权

评论回复 赏
14楼
badjack008| | 2012-4-28 14:06 | 只看该作者
很不错的资料， 很有用处

使用特权

评论回复 赏
15楼
julien| | 2012-4-28 15:08 | 只看该作者
感谢楼主分享！

使用特权

评论回复 赏
16楼
ji7423| | 2012-4-28 16:23 | 只看该作者
好资料顶个。多谢楼主分享

使用特权

评论回复 赏
17楼
Oxygen.Chu| | 2012-4-28 21:33 | 只看该作者
楼上的不停地喊“很不错的资料”干啥？
看都不看，就在瞎喊~~

使用特权

评论回复 赏
18楼
hiramlee| | 2012-4-29 15:54 | 只看该作者
不管资料如何，都是要谢谢无私奉献的人的。可能适合像某些水平教高的人，但是对我这样的菜鸟还是有些帮助的。

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

liqaz

0

主题

258

帖子

0

粉丝