打印
[其他]

【每日话题】大家在工作中都遇到过哪些bug呢?下面这些你见过没?

[复制链接]
1642|23
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
#每日话题#
大家在工作中都遇到过哪些bug呢?下面这些你见过没?
1、复位同步化问题

错误的地方:在时钟上升沿处处理复位信号,但未同步复位信号到时钟域,可能导致复位信号的抖动或同步问题。

2、未初始化的寄存器的问题

错误的地方:未对寄存器 reg1 和 reg2 进行初始化,初始值未定义,可能导致未知的行为和仿真结果。

3、异步信号同步问题

错误的地方:直接将异步信号 async_signal 用于时钟边沿触发的逻辑中,没有进行同步处理,可能导致元数据冲突和时序问题。

4、不完整的数据路径

错误的地方:在数据路径中,信号 d 通过与门的连接计算得出,但未将 d 直接连接到输出 c。这可能导致输出 c 未能正确反映数据路径的结果,导致逻辑错误或意外行为。

5、不正确的信号赋值顺序

错误的地方:在信号赋值时,赋值顺序不正确,导致信号之间的依赖关系混乱,可能导致逻辑错误或不一致的行为。

6、逻辑错误

错误的地方:在逻辑运算中,使用了错误的操作符,导致逻辑功能与预期不符。


今日话题:以上的bug大家在工作中遇到过吗?除了上述内容还有那些常见的还有哪些RTL中常见的bug?(cr:处芯积律)

话题奖励如下:
1、所有参与回帖的用户,都可获得10家园币(家园币可以兑换礼品);
2、抽一位幸运的友友送出500家园币。


使用特权

评论回复
评论
21小跑堂 2023-7-24 09:47 回复TA
@王栋春 :嘿嘿~ 
王栋春 2023-7-20 22:19 回复TA
这期话题太过专业了点吧! 

相关帖子

沙发
yang_alex| | 2023-7-20 11:44 | 只看该作者
module      endmodule  这是哪种语言里的啊?

使用特权

评论回复
评论
sleepybear 2023-7-21 08:29 回复TA
Verilog HDL 
板凳
ROSHEN_007| | 2023-7-20 13:41 | 只看该作者
yang_alex 发表于 2023-7-20 11:44
module      endmodule  这是哪种语言里的啊?

开发FPGA的,VHDL里的语法

使用特权

评论回复
地板
木野臻| | 2023-7-20 14:15 | 只看该作者
现在就碰上在初始化状态下就开始复位,多次启动后偶发不复位。

使用特权

评论回复
5
wzx1994| | 2023-7-20 15:34 | 只看该作者
项目中,普通io初始化,休眠状态不保持。导致工作异常。切换另外一种io初始化函数就可以保持。解决问题。

使用特权

评论回复
6
EPTmachine| | 2023-7-20 19:42 | 只看该作者
问题一,这种复位写法没见过,一般不是用reset的上升沿或者下降沿复位吗?

使用特权

评论回复
7
数码小叶| | 2023-7-20 21:58 | 只看该作者
当年学FPGA/CPLD的时候,觉得这些硬件语言真的是很有意思,尤其是刚学完数电

使用特权

评论回复
8
王栋春| | 2023-7-20 22:20 | 只看该作者
学过C语言,可惜始终学不会,看到这期话题不由想XX。还是搞点PLC玩吧。

使用特权

评论回复
9
地瓜patch| | 2023-7-20 22:24 | 只看该作者
多个状态关联同一个变量

使用特权

评论回复
10
tobot| | 2023-7-20 22:54 | 只看该作者
我做硬件的时候,觉得bug都是软件上的,做软件的时候,觉得问题都是硬件的~

使用特权

评论回复
评论
bitterheart 2023-7-21 09:06 回复TA
哈哈哈,确实 
11
dirtwillfly| | 2023-7-21 07:55 | 只看该作者
tobot 发表于 2023-7-20 22:54
我做硬件的时候,觉得bug都是软件上的,做软件的时候,觉得问题都是硬件的~ ...

到处都是bug。最讨厌接手别人的半拉项目,全是各种bug

使用特权

评论回复
12
yueguang3048| | 2023-7-21 09:06 | 只看该作者
无BUG不程序

使用特权

评论回复
13
bitterheart| | 2023-7-21 09:09 | 只看该作者
遇到最多的就是逻辑错误了,还有很多时候的变量类型了,比如uint16类型误写成uint8类型等等

使用特权

评论回复
14
0601| | 2023-7-21 10:35 | 只看该作者
忘了忘了

使用特权

评论回复
15
yang_alex| | 2023-7-21 10:46 | 只看该作者
ROSHEN_007 发表于 2023-7-20 13:41
开发FPGA的,VHDL里的语法

谢谢!  想起来了。

数字电路里除了代码编写错误导致的BUG之外,冒险与竞争或者时序裕量不够是导致BUG的另外一个重要原因。

使用特权

评论回复
16
forgot| | 2023-7-21 17:27 | 只看该作者
堆栈分配不合理导致程序运行很长时间之后突然崩溃

使用特权

评论回复
17
lvyunhua| | 2023-7-22 23:37 | 只看该作者
楼主verilog写得很是熟练啊,总结不少BUG,在此学习了。我碰到的是C语言常见的数组溢出,数据类型定义不对等BUG。

使用特权

评论回复
18
y7y7y7| | 2023-9-25 14:56 | 只看该作者
学习了

使用特权

评论回复
19
咕咕呱呱孤寡| | 2023-10-18 13:15 | 只看该作者
很久没有接触FPGA了,以前学FPGA的时候一直在顶层底层模块摸索用Verilog学习编译,满满干货

使用特权

评论回复
20
EPTmachine| | 2023-10-28 18:51 | 只看该作者
fpga这几年挺火的

使用特权

评论回复
发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

认证:21ic管理
简介:哎呦,这里是二姨家跑跑跑小跑堂,微信联系:xiaopaotang21ic

2195

主题

7900

帖子

263

粉丝