华大F4A0的SDIO问题

只看该作者 · 2023-7-28 10:06

调试HC32F4A0 SDIO接口的时候发现：没有读写操作的时候HC32F4A0的CLK脚会一直有时钟信号输出，导致与板子上的从机FPGA通信部成功。用HC32F4A0_DDL_Rev2.1.0的SDIO例程和开发板读写TF卡也一样，没有读写操作的时候CLK脚一直有信号输出。CLK信号不应该是有读写操作的才发出时钟信号吗？

只看该作者 · 2023-7-28 12:25

操作完毕的时候，不是使用者自己关闭么？
为什么非得把这些基操归结为别人的问题呢。
就比如说库里的例程，他只是实现了功能，具体的操作不是使用者自己根据实际情况来做修改吗？
更何况又不是不能关闭时钟输出。

只看该作者 · 2023-7-28 14:05

wubangmi 发表于 2023-7-28 12:25
操作完毕的时候，不是使用者自己关闭么？
为什么非得把这些基操归结为别人的问题呢。
就比如说库里的例程， ...

我没有把这操作归结到谁的问题上，也不是例程一跑就来提问题。也是自己调试过，看过芯片参考手册的。原因国产化的要求才换到华大的硬件上来，对这个芯片不熟悉。
把自己碰到的问题发到论坛上来，求助与有经验者，看看大家是不是有碰到过，或者解决过。说不定大家的一句话就可以解决掉自己一天都解决的问题，这样也可以帮到之后碰到类似问题的人，帮助推广国产芯片。这不就是技术论坛的意义吗。毕竟这前项目用的芯片的SDK配置好SDIO后是没有这个现象的。

只看该作者 · 2023-7-28 15:24

本帖最后由 jsyanzi 于 2023-7-28 15:26 编辑

file:///C:/Users/Lenovo/AppData/Local/Temp/msohtmlclip1/01/clip_image002.jpg

现在碰到的问题是按照驱动库初始化SDIO外设，一配置CLKCON寄存器后，CLK就立马一直输出，这样虽然可以读写SD卡，但我们板子上的FPGA从机解码不了（FPGA解码是按CLK信号来触发解码的）。按正常来说，SDIO的CLK应该是在发送读写命令的时候按照数据位多少才输出相应的CLK数量才对。

只看该作者 · 2023-7-28 15:33

自己改，不想要输出时钟了，就自己去关掉。

只看该作者 · 2023-7-28 15:54

本帖最后由 jsyanzi 于 2023-7-28 16:00 编辑

想到的方案是初始化的时候把ICE输出关掉，要操作的时候，把命令写到命令寄存器后，手动打开ICE，发送完成后，再手动关闭ICE。hc32_ll_sdioc.c驱动库里的所有命令函数都得改一下。这样的硬件设计和驱动库设计也是出乎意料。这样也会有个问题，有可能在手动关闭CLK前，已经输出了一些多余CLK信号，这样会把FPGA解码打乱。