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[Verilog HDL]

简单组合逻辑电路

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gaochy1126|  楼主 | 2023-7-28 17:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
电路, 组合逻辑电路, 逻辑电路
对于逻辑表达式：

其电路图如下所示：
Verilog代码如下：
语法说明
module/endmodule :表征模块的开始与结束。
example ：模块名可由用户指定，可包含字母、数字及下划线，需以字母开头，区分大小写
assign :赋值操作关键字，该关键字后可跟一个赋值表达式，该关键字是实现组合逻辑操作的一种主要描述方式。
input/output :表征该信号的方向，除输入、输出外还有一种inout（输入输出）型。
操作符 ：
~按位取反、&按位与、|按位或
常用操作符及其优先级：
建议大家在写代码时，在适当的地方加上括号，以增加可读性
综合后电路：
上图是综合工具生成的电路图，大家可以自行化简上述电路，看是否等价。


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