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[Verilog HDL]

有限状态机(FSM)

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gaochy1126|  楼主 | 2023-7-28 18:03 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
有限状态机(以下简称FSM)在数字电路系统中具有举足轻重的低位,很多控制逻辑都是基于FSM来实现的。FSM在设计实现上,可以分成一段式、两段式、三段式三种。由于三段式具有条理清晰、可读性强,因此多数采用此种设计方式,下面是其电路简图。
我们以设计具有3个状态的简单状态机为例来进行讲解。
verilog代码:
其中,第一个always为FSM的第一段;第二个always块为FSM的第二段;最后的assign语句为FSM的第三段。如有多个信号,可继续使用assign或always语句进行处理。

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沙发
gaochy1126|  楼主 | 2023-7-28 18:04 | 只看该作者
参数传递
在例化模块时,可以通过参数传递的方式改变被例化模块的部分参数
如要例化一8bit位宽的选择器,则使用默认参数即可,不需进行参数传递
如要例化一12bit位宽的选择器,则可使用如下方式,将参数传递过去


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