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[Verilog HDL]

简单测试文件编写

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楼主
gaochy1126|  楼主 | 2023-7-28 18:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
通过测试向量进行仿真
将输入信号的各种组合以及对应的输出结果构成一测试向量,则每个向量中都包含了一种输入状态,以及该状态下的期望输出结果
将该向量导入一内存数组
构造一时钟信号
在时钟的上升沿,将一个向量赋值给被测模块输入端,并在时钟的下降沿对被测模块输出与期望输出结果进行对比,如果不相同,则记录下该向量,至此向量全部测试完毕。
向量测试文件(example.tv):包含a、b、c以及y_expected
000_1
001_0
010_0
011_0
100_1
101_1
110_0
111_0
测试文件

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沙发
gaochy1126|  楼主 | 2023-7-28 18:07 | 只看该作者
简单测试文件编写简单,容易上手,但需要人工判断仿真结果的正确性;

带自检的测试文件可以将错误信息打印出来,但编写稍微复杂一些,且激励波形仍需通过人工输入代码来完成;

测试向量法测试文件编写最为复杂,还需要编写一个用于跟被测模块结果进行比较的黄金模型,但此种方法测试最为充分,且后续维护起来也最容易。

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