[verilog] verilog仿真文件数组初始化出错

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楼主| 比神乐 发表于 2023-7-28 21:36 | 显示全部楼层 |阅读模式

verilo, verilog, 仿真

请问这个问题如何解决？谢谢！

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DominLucky 发表于 2023-8-14 14:54 | 显示全部楼层

建议使用一个always模块对数组进行初始化；
alway@(posedge clk)
if (rst == 1'b1)
begin
data[0]<=32'd1234;
data[1]<=32'd1111;
data[2]<=32'd2222;
data[3]<=32'd3333;
end
else
....

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楼主| 比神乐 发表于 2023-10-28 09:49 | 显示全部楼层

DominLucky 发表于 2023-8-14 14:54
建议使用一个always模块对数组进行初始化；
alway@(posedge clk)
if (rst == 1'b1)

谢谢

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