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xilinx fpga多余IO的处理

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楼主
clandey|  楼主 | 2012-5-4 14:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
clandey|  楼主 | 2012-5-4 18:06 | 只看该作者
大侠都没空指点指点么,自己顶起

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板凳
drentsi| | 2012-5-4 21:44 | 只看该作者
只要IOBANK的电源兼容,就可以不管他,编译工具按默认的弱上拉或者弱下拉处理,拉的电阻约几百K欧

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地板
liwsx| | 2012-5-5 11:43 | 只看该作者
路过,
学习了

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5
yiwang_111| | 2012-5-5 12:40 | 只看该作者
在生成bit文件时 选择不用的管脚为高阻态 我觉得这样比较保险

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jiang390625| | 2012-5-7 13:24 | 只看该作者
嗯嗯,不错。

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7
jakfens| | 2012-5-8 09:03 | 只看该作者
学习了

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8
clandey|  楼主 | 2012-5-9 09:10 | 只看该作者
奇怪的是不设置的话,某些IO管脚,会有输出,比如一个GCLK的管脚会有类似clk的信号输出,
同时旁边的一些普通IO也有类似的输出,当把这一个GCLK管脚设为输出后,并且输出100Mhz的clk后,
所有的这不正常的输出都消失了。真是莫名其妙啊

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9
clandey|  楼主 | 2012-5-9 09:20 | 只看该作者
只要IOBANK的电源兼容,就可以不管他,编译工具按默认的弱上拉或者弱下拉处理,拉的电阻约几百K欧
drentsi 发表于 2012-5-4 21:44


======
只要IOBANK的电源兼容?
我遇到的就是它们在不同BANK的,使用的就是DDR2的bank,1.8V的
而不用的是3.3V的bank的,这样3.3V的这bank就出现奇怪的问题了

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10
GoldSunMonkey| | 2012-5-9 10:44 | 只看该作者
这个我专门有**,请参阅。

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11
GoldSunMonkey| | 2012-5-9 11:27 | 只看该作者
12
clandey|  楼主 | 2012-5-10 10:00 | 只看该作者
真是感谢啊
不过我还有个疑问,不那么做为什么会出现这样的问题啊

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