对于FSK RFIC，为啥调制速率越高，PLL的滤波器截止频率越高。

只看该作者 · 2012-5-5 17:40

以TI的FSK TRANSCIVER CC1020为例子，这颗RFIC的LOOP FILTER是分离元件搭的，对于不同的RF调制信号波特率，PLL锁相时间不一样，LOOP FILTER的值也不一样，调制速率越高，LOOP FILTER截至频率越高，锁相时间越短，相位噪声越高。
按照我的理解，PLL应该是用来从晶体频率产生载波频率的，产生稳定的载波频率后，有用信号再对载波频率做调制。那么PLL锁相时间长一点应该没啥关系才对呀，只要频点不一直变就可以了。

难道真实的工作情况是这样：

对于2FSK的0信号，锁相环直接锁相到中心频率-频偏。对于2FSK的1信号，锁相环再重新锁相到中心频率+频偏，发送01010101，锁相环就会不停的重新锁相。

只看该作者 · 2012-5-9 09:23

本帖最后由 sioca 于 2012-5-9 10:38 编辑

应该问原厂的AE了

只看该作者 · 2012-5-12 22:10

这个问题不能一概而论，你可以找些有关锁相调频技术的资料看看就明白了。

只看该作者 · 2012-5-14 22:45

4# lownoise f能推荐一两本么

只看该作者 · 2012-8-8 09:46

RFIC的LOOP FILTER是分离元件搭的
楼主用到这样的片子真的是很不幸，我现在也是在用类似的一颗芯片，环路滤波器的设计烦死人了。
实际测试过：
在接收的时候，对于GFSK调制方式，输入中心频率+频偏，RF ＩＣ解调出来的是１；输入中心频率—频偏，ＲＦ　ＩＣ输出的是０。
个人认为寻求锁相时间和相位噪声是一个博弈的过程，需要找到两者之间合适的平衡点，从而设置环路滤波器合适的带宽和相位裕度，当然，也到考虑零点和极点在合适的范围内。
对于锁定时间，如果设计的环路滤波器导致的锁定时间过长，就会引起在解调过程中失锁，那还怎么解调数据呢！

只看该作者 · 2012-8-8 13:04

只要信号频率与标准频率不等，就有相差，只要有相差，vco就不停地调整

只看该作者 · 2012-9-6 16:54

本帖最后由似水无痕于 2012-9-6 16:55 编辑

6# cocoasuny
这可不是不幸，接触这种芯片，比接触4432或者NRF905那种芯片对个人的提高要好得多。虽然是一个博弈过程，但是nRF905压根就不给你博弈的机会。
所以常听高手说CC1020设计的非常好，常听菜鸟说NRF905和SI4432非常好。

我在一楼的问题大概描述的过于繁琐，无人应答，我自己结一下贴：
主贴的问题可以这样解答：
由于FSK芯片比较简单，确实是通过VCO不停地锁相来达到调制的目的，所以波特率和锁相时间有关，进而与LOOPFILTER有关，进而与相位噪声有关。
不像有些芯片，比如GSM或者CDMA TRANSCIVER，VCO是固定在载波上的，MIXER会对IQ信号和载波做调制，所以就不会有这种对应关系了。

对于FSK RFIC，为啥调制速率越高，PLL的滤波器截止频率越高。

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