将 PSoC 6内部时钟输出至引脚

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IFX_Lingling|

楼主 | 2023-10-8 11:12 | 只看该作者回帖奖励

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PSOC, SOC, ps, 内部时钟, 引脚

问题：PSoC® 6 如何将内部时钟输出到引脚, 方便后续使用?

回答：PSoC 6 器件中，CLK_HF [4] 时钟输出信号可以经由 P0[0] 或P0[5] 输出。所有的时钟源（IMO, ECO, EXTCLK, BLE ECO, ILO, PLIO, WCO, 数字信号）均可以通过内部时钟路径输入至 CLK_HF[4]，因此从 P0[0] 或P0[5] 可以直接（或者2/4/8分频）得到任意内部时钟的输出。

使用 PSoC Creator 将内部时钟输出至引脚的步骤很简单：

将待输出的内部时钟配置为 CLK_HF[4] 的时钟源，并选择一个合适的分频数值。
拖选一个时钟组件并且选择 CLK_HF[4] 作为时钟组件的时钟源。
拖选一个类型为 Digital Output 的引脚组件并将 P0[0] 或 P0[5] 分配至此组件。将此组件与上述时钟相连接。
图1. PSoC Creator 中的时钟配置
如果PSoC 6器件有 UDB，则可以使用另一种方法，通过 UDB/DSI 将 CLK_HF[x] 输出至外部引脚。该方法不局限于 P[0] 或者 P0[5]，任何外部引脚都可以。

图2 为 Top Design 原理图。

注意： PSoC 6中， P0[0] 和 P0[5]也是 EXT_CLK 的默认分配引脚；如果 P0[0] 或 P0[5] 中一个用作 EXT_CLK 引脚，另一个可以用作时钟输出。

以下是在 ModusToolbox™ 中将 HF_CLK[4] 分配至外部引脚的方法：

依次点击 Project Explorer - > 工程名称_config -> design.modus，打开 device configurator。
在 device configurator 对话框内切换至 pins 标签页。
任意选择 P0[5] 或者 P0[0]。
在 parameters 标签页，设置 Drive Mode 为 Strong Drive， input buffer 选择Off。
在 Terminals项， Digital Output下拉菜单中选择 CLK_HF4 root_clk。
图3 为 device configurator 参数设置

图 3： Device configurator 参数设置

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