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问题：PSoC® 6 如何将内部时钟输出到引脚, 方便后续使用? 回答：PSoC 6 器件中，CLK_HF [4] 时钟输出信号可以经由 P0[0] 或P0[5] 输出。所有的时钟源（IMO, ECO, EXTCLK, BLE ECO, ILO, PLIO, WCO, 数字信号）均可以通过内部时钟路径输入至 CLK_HF[4]，因此从 P0[0] 或P0[5] 可以直接（或者2/4/8分频）得到任意内部时钟的输出。 使用 PSoC Creator 将内部时钟输出至引脚的步骤很简单： 注意： PSoC 6中， P0[0] 和 P0[5]也是 EXT_CLK 的默认分配引脚；如果 P0[0] 或 P0[5] 中一个用作 EXT_CLK 引脚，另一个可以用作时钟输出。 以下是在 ModusToolbox™ 中将 HF_CLK[4] 分配至外部引脚的方法： - 依次点击 Project Explorer - > 工程名称_config -> design.modus，打开 device configurator。
- 在 device configurator 对话框内切换至 pins 标签页。
- 任意选择 P0[5] 或者 P0[0]。
- 在 parameters 标签页，设置 Drive Mode 为 Strong Drive， input buffer 选择Off。
- 在 Terminals项， Digital Output下拉菜单中选择 CLK_HF4 root_clk。
图3 为 device configurator 参数设置
图 3： Device configurator 参数设置
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