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FPGA实现高速ADC控制的问题

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1988|5
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楼主
lifeman001|  楼主 | 2012-5-8 19:51 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
ADC, FPGA实现, 高速AD, 控制, spartan6
本人新手，请问用FPGA(spartan6系列)控制1GHz采样率的ADC在代码和PCB设计上有哪些需要注意的问题？难度大不大？用FPGA对采样数据进行互相关时延估计，这个容易实现吗？寻求大侠们的帮助

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沙发
lwq030736| | 2012-5-8 22:40 | 只看该作者
几位的，什么接口

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板凳
Backkom80| | 2012-5-8 22:56 | 只看该作者
应该是lvds的，
等长，走表层，防串扰，时序上面要注意系统级同步等。

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地板
钻研的鱼| | 2012-5-10 07:22 | 只看该作者
如果adc是1:2,1Gsps采样率的数据速率不是很高，sp6的片子够了，如果数据速率本身就是1gbps，建议用v6的片子。
    1Gsps采样速率，在目前的设计中已不算高速了，pcb布线主要注意等长和信号完整性

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5楼
明空| | 2012-5-11 09:10 | 只看该作者
1G采样率一般就是1G的数据率了，S6的-3等级可以支持的

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6楼
GoldSunMonkey| | 2012-5-11 11:37 | 只看该作者
1G采样率一般就是1G的数据率了，S6的-3等级可以支持的
明空 发表于 2012-5-11 09:10
一个V6的客户啊

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