[请教]DRC检查报错的问题

只看该作者 · 2012-5-8 22:32

小弟第一次做FPGA的东西，在之前的设计中没有进行DRC检查，今天晚上试着检查了一下~
结果报错说我的时钟信号clock_50M没有在最佳放置在最佳clock IOB site。
但是我的电路板已经做出来……请问现在是不是必须要改变引脚的分布？还是说可以不改，只是延时会长一些，不那么准确
请各位多多指教，谢谢！

只看该作者 · 2012-5-8 22:55

50M的输入的脚没有约束在GCLK上，呵呵
这不能说就不能工作，或错了，只是工作的不是很好，有一定的隐患存在。如果有可能，建意从GCLK的IO引入时钟。
问题主要是时钟的性能不是最佳的。

只看该作者 · 2012-5-8 23:16

谢谢指点！还能用就好，挺吓人的
其实我是从GCLK输入的，但是还是有问题
我用的芯片是Spartan-3AN FTG256封装的，50M从A9输入，是GCLK的
试着改成C8就可以了……但是现在电路板做出来没办法了
我在一本书上看到说是芯片外围的引脚延时最大，不知道是不是受这个因素的影响呢？

2# Backkom80

只看该作者 · 2012-5-8 23:20

A9是 GCLK_N?
C8是GCLK_P?

从专用时钟IO引入时钟的延时确实比从普通IO引时钟的延时较小，这和FPGA底层结构有关，详细的结构参见相应芯片的关于时钟部分的手册，上面有说明。

只看该作者 · 2012-5-9 13:34

说明上有详细介绍呢

只看该作者 · 2012-5-9 14:45

了解下啦

只看该作者 · 2012-5-9 21:10

多谢了！
A9确实是GCLK_N, C8是GCLK_P
我查看了user guide和datasheet还么找到两者有什么不同，还得再好好看看
再次感谢！
4# Backkom80

只看该作者 · 2012-5-9 21:59

请问在哪个说明上，user guide？
5# paopaow

只看该作者 · 2012-5-9 23:13

单端时钟从GCLK_P入较好。呵呵

只看该作者 · 2012-5-10 08:39

谢啦！下次改过来~
9# Backkom80

[请教]DRC检查报错的问题

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