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VHDL简单问题，20分恭候

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情场探花|  楼主 | 2012-5-10 18:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, 进程, 触发, logic, 总线
三个关于VHDL的简单问题：
1、进程的敏感事件表中，是“任意一个事件”变化都会触发进程，还是“全部事件变化”才会触发进程？
2、STD_LOGIC有9个状态，那么它的运算逻辑是？比如 Z OR 0 是多少？
3、如何实现总线结构？即多个输出挂到一条导线上。我可以用另外的逻辑保证只有一个输出是0或者1，其他都是Z。但是如何把这些输出何必到一个导线上呢？

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沙发
情场探花|  楼主 | 2012-6-5 11:02 | 只看该作者
求解答……

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