reg和wire有什么区别啊？

发表于 2023-12-18 14:43

是组合逻辑电路用wire时序逻辑电路用reg吗？

发表于 2023-12-18 21:55

wire类型设计时表示导线结构，它不存储状态，只能负责传递驱动级的输出。

发表于 2023-12-18 21:55

reg类型设计用于表示存储结构，它内部存储状态，并在时钟沿到来或异步信号改变等条件触发时改变内部状态。

发表于 2023-12-27 11:00

wire主要用于信号的传输，而reg主要用于存储数据值。

发表于 2023-12-27 14:40

组合逻辑用wire时序用reg

发表于 2023-12-27 15:18

FPGA相对于单片机而言，最大的优势是什么？

发表于 2023-12-28 17:17

嵌入小菜菜发表于 2023-12-27 15:18
FPGA相对于单片机而言，最大的优势是什么？

速度快啊

发表于 2023-12-29 09:59

reg可以存储值

发表于 2025-10-27 15:35

在 Verilog 中，reg 和 wire 的区别在于：
wire 表示物理连线，用于连接模块或组合逻辑，值由驱动源决定，不能存储数据，常用于 assign 语句或模块端口。
reg 表示寄存器，可存储数据，在 always 块中被赋值，默认初始值为 x，常用于时序逻辑（如时钟触发的电路），也可用于组合逻辑的 always 块。

[FPGA] reg和wire有什么区别啊？

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