请教一个FPGA的LVPECL输入IO速度问题

只看该作者 · 2012-5-11 16:36

大家好, 小弟想用FPGA的专用LVPECL端口接收来自高速比较器的LVPECL信号，比较器输出的信号是连续两个1ns的高电平脉冲，脉冲间距是0.6ns，不知道这样的信号能否通过FPGA的LVPECL端口灌到FPGA内部呢？我用的器件是SPARTAN 3E xc3s250

datasheet中有这样一个表格，看到LVPECL_25到LVCMOS25 的转化时间最短到0.27ns，是不是说我这个0.6ns的信号脉宽，还是有可能灌到内部逻辑的？
要是真的可以就好了。。。
多谢啦~

只看该作者 · 2012-5-17 20:04

自己顶一下~

只看该作者 · 2012-5-17 20:18

不行的，SPARTAN 3的极限翻转速率为667MHz，大约1.5ns

只看该作者 · 2012-5-17 21:03

您说的是内部逻辑翻转吗？如果IO翻转只有这个速度的话，根本就无法体现LVPECL这类高速串行通信的速度啊。。。IO上面已经被限制住了。
谢谢谢谢~幸好还没有发板，否则就浪费了。。

只看该作者 · 2012-5-18 11:24

呵呵，我大概知道你要做什么了。
去看一下TDC-GP2这个芯片

只看该作者 · 2012-5-18 19:49

哇，还真被你猜对了~

1万 · 2012-5-19 18:26

感觉不行，因为S3的的极限速率达不到1/0.6=1.67G的速率

只看该作者 · 2012-5-20 19:28

谢谢回复。
其实我们对这个极限速度的理解可能存在差异：通常来说，我们认为FPGA能跑多少多少速度，是指以这个时钟频率灌入FPGA，内部寄存器，或者说D触发器能够正常触发，并具有足够的建立保持时间等等。我的意思是，如果内部没有D触发器这类很慢的逻辑，FPGA内部能够实现的速度是多少？
举个例子，我把输入差分信号，转换成单端后，经过一个反相器直接就用差分单元输出了，这个逻辑最快能够分辨多小的信号脉冲？
就IO速度而言，举spartan6 LXT系列，其串行收发器可以工作在3Gbit/s以上，想必差分IO一定是可以达到这个速度的，而时钟也一定是达不到这个速度的，现在问题就在与，这样一个器件，如果不使用内部的D触发器，而全部使用逻辑门，把信号脉冲输进去，器件可以识别多小的脉冲？
7# GoldSunMonkey

1万 · 2012-5-20 23:45

我知道你的意思，SPARTAN6能达到3g不是差分．io的事情，他是因为它里面带有Transceiver.
而一般的IO spartan6是1050M,
而你那个明显是大于这个1050的，而且是在S3上面的，所以我认为不行。

只看该作者 · 2012-5-21 09:48

哇，还真被你猜对了~
lichen867 发表于 2012-5-18 19:49

你想省这个芯片有点不太现实，FPGA做不了这样的事情的，就算速度足够，精度也不够的

1万 · 2012-5-21 22:20

你想省这个芯片有点不太现实，FPGA做不了这样的事情的，就算速度足够，精度也不够的
dan_xb 发表于 2012-5-21 09:48

哈哈，你太直接了。

只看该作者 · 2012-5-22 00:30

并不是做项目，是科研哈。不是省芯片的问题，是希望有个测试结果的问题

只看该作者 · 2012-5-22 08:14

嘻嘻，s3?，嘻嘻，危险...

只看该作者 · 2012-5-22 10:18

对我来说，太难鸟。进来看各大侠的分析。

1万 · 2012-5-22 10:31

并不是做项目，是科研哈。不是省芯片的问题，是希望有个测试结果的问题
lichen867 发表于 2012-5-22 00:30

我都给你说了原因了

1万 · 2012-5-22 10:31

嘻嘻，s3?，嘻嘻，危险...
Backkom80 发表于 2012-5-22 08:14

S6也不行

1万 · 2012-5-22 10:31

对我来说，太难鸟。进来看各大侠的分析。
ty新气象发表于 2012-5-22 10:18

没有关系

只看该作者 · 2012-5-22 10:54

多谢啦~芯片测出来了，工艺偏差较大，达不到预想的速度，只能降频跑了。。。

15# GoldSunMonkey

1万 · 2012-5-22 11:30

结帖给分吧

只看该作者 · 2016-7-16 13:24

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