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[AT32F423]

2024年第一坑来自AT32F423的PLL

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楼主
imdx|  楼主 | 2024-1-1 16:23 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
PLL, 时钟, 系统时钟
2024年第一坑来自AT32F423的PLL，它的PLL输出到系统时钟SCLK之间有个固定的2分频，这个设计是它独有的，和它哥AT32F435的PLL基本相同，只是没有这个二分频，AT32的其他型号也没有。个人感觉这是个相当多余的设计，本身PLL就有倍频、预分频、后分频三个系数了，完全可以覆盖这个二分频，这个二分频带来的混乱远高于它带来的好处。

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评论
muyichuan2012 2024-1-2 15:59 回复TA
@xch ：xch果然大神耶 
xch 2024-1-2 11:47 回复TA
需要精确的50%占空比 
沙发
yangxiaor520| | 2024-1-2 08:34 | 只看该作者
估计是为了方便匹配晶振吧

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板凳
hjl2832| | 2024-1-2 12:20 | 只看该作者
梦中有个老头告诉过我，这世间万物，存在必有其道理。不要妄自作评判。

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地板
muyichuan2012| | 2024-1-2 15:55 | 只看该作者
本帖最后由 muyichuan2012 于 2024-1-2 15:58 编辑

楼上说的有道理，这么设计是为了优化USB时钟源


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5楼
imdx|  楼主 | 2024-1-3 22:34 | 只看该作者
muyichuan2012 发表于 2024-1-2 15:55
楼上说的有道理，这么设计是为了优化USB时钟源

后续的F402/405没有这个/2了，给了USB一个专门的UCLK，USB的时钟在PLL里面有一个专门的后分频系数。
说明F423的这个/2只是权宜之计，并不合理，F402/405的这个设计才是更合理的。

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6楼
huquanz711| | 2024-1-4 08:06 | 只看该作者
这么设计肯定是有原因的，为了兼顾某些外设需要的时钟。

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