日前，MathWorks 宣布推出HDLCoder，它支持从MATLAB代码自动生成HDL代码，允许工程师用MATLAB语言实现FPGA和ASIC设计。同时发布的还有HDL Verifier，该产品包含用于测试的FPGA硬件在环功能。这两款产品使得MathWorks可提供利用MATLAB和Simulink进行HDL代码生成和验证的能力。 据MathWorks中国公司高级应用工程师陈建平介绍，新产品简化了从系统建模到硬件实现的工作流程，使工程师在开发FPGA和ASIC设计时再也不用手动编写HDL代码，也不再需要重新手工编写HDL测试平台。他解释，系统工程师与硬件工程师之间存在着鸿沟，前者侧重系统本身的性能，希望快速达到仿真目的并快速反映出系统性能，往往会忽略可实现性；而后者重点考虑的是可实现性，即在所给定的指标约束下如何达到系统设计的要求。这样的工作流程往往会造成设计目标与可实现性相脱节，而设计师只有在看到系统全局的时候，才能真正将精力花在关键的地方.MathWorks的新产品可帮助他们不仅考虑前端的设计目标，同时也考虑后端的可行性，并将后端大量的纯手工劳动用代码生成技术来来提升效率。 HDL Coder基于MATLAB代码和Simulink模型生成可移植和可综合的VHDL和Verilog代码，可用于FPGA编程或ASIC原型开发和设计。因此，在这些工具的辅助下，工程师队伍现在可以快速识别和开发出针对硬件实现的最佳算法。Simulink模型和所生成HDL代码之间的可追溯性同时也支持开发遵循DO-254和其他标准的高完整性硬件系统。 与传统的完全通过手写HDL代码的工作方式相比，首先，HDL Coder大大提升了效率，节省了时间；其次，降低了应用门槛，系统工程师甚至可在未完全掌握HDL代码的情况下，完成一部分设计工作；第三，新产品提供了很多的辅助设计工具，例如可以实现浮点到定点的快速转化和验证(传统做法是纯手工实现)；第四，在HDL资源优化和报告方面，很容易反映出整个设计的性能瓶颈所在，集中精力进行性能优化。 HDL Verifier目前支持15种Altera和XilinxFPGA开发板的FPGA硬件在环验证。它提供协同仿真界面，可将MATLAB和Simulink与Cadence Incisive、Mentor Graphics ModelSim以及Questa HDL等仿真程序交互。有了这些功能，工程师可以迅速验证HDL实现是否符合MATLAB算法和 Simulink系统规格。 陈建平介绍，所谓FPGA硬件在环验证就是指仿真工具和开发板之间的回路测试，通过千兆以太网和硬件开发板之间进行连接，非常容易进行全面的回归测试。这样的测试速度可保证进行实时测试，发现普通仿真找不到的错误。这一仿真模式既适用于HDL Coder自动产生的代码，也适用于手写的代码。 随着芯片结构越来越复杂，开发工具、开发流程也越来越繁复，有时需要在不同的工具间来回切换，而这直接导致效率降低。陈建平介绍，一种有效的解决就是让整个设计处在比较统一的开发环境中，通过基于模型的开发流程，在不同部门之间达到高效的沟通效果。
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