如何让新手一看就会画Fly-by DDR layout

只看该作者 · 2024-3-28 17:01

本帖最后由小小中于 2024-3-28 17:04 编辑

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上一篇还是讲关于硬件如何尽快熟悉FPGA并且用起来，这篇针对FPGA的DDR，让新手一看就知道怎么开头，依图看就会画。献给有一定画板基础没画过DDR的朋友。本人在做项目时候，最开始也遇到FPGA挂DDR需从头开始画的，也会看下想学习各路大神的，全程看下来确实也不太明白，不是理论太多就是将正常的东西复杂化。所以就想自己所总结下，从2颗DDR3采用Fly-by说起，2颗，4颗和DDR4也差不多的，一通百通。放一张已验证OK的板子实物局部图：

为什么用Fly-by拓扑而不用T拓扑结构，因为Fly-by简单能将空间做的更小，所以大部分FPGA挂的DDR都采用Fly-by，已满足产品的需要，如图示：

Fly-by的结构就是让时钟/命令/地址的信号穿过所有DDR在到达FPGA Bank。然后在离FPGA最远走线的芯片，摆放上拉端接电阻，目的加强末端芯片驱动。我用的是PADS，不管什么元件，原理性大都相同。画DDR呢，咱们摆下FPGA与DDR的空间，根据自己板子大小，合适的间距150~250密尔之间。

然后进行设置过孔8/16，线宽（根据与普通信号的区别设置线宽），针对电源与地进行线宽15密尔设置。设置好进行扇出，如图示：

开始布局，末位DDR芯片端接电阻的摆放，TOP与BOTTOM两面基本摆完端接电阻数量，这个电源会有波动，所以两面都要依次放滤波电容数量，VTT打过孔下去将电源接通与，过孔满足一定数量。

剩下的1.5V退耦电容，VTTVREF退耦电容,依均匀数量摆好。时钟并联端接电阻，DDR其他上下拉信号电阻，都是放在DDR BOTTOM下面。

布局完，剩下要点在如何设置参考平面与信号层，等长的分组。我这里16位DDR3 ，2颗，数据分了四组，一组（低8位数据，DQS差分，低8位的掩码DM),同理，一个芯片还有另一组高8位。还有地址一组，总共5组，一组一种等长就很好理解了。设置了8层板，将5组信号放在8层板里面，每一组要有完整平面参考层做阻抗，即使有L3/L4都是信号层，L2/L5必须有完整平面参考，目前L2是GND,L5是1.5V电源平面，如果是平面GND最好。L3走了一些地址与2组数据，L4也走了地址没数据，但
有个VTTVREF电源，线宽15mil，L6走了剩余地址与2组数据，截图信号层L3层，L4，L6如图下：

做地址这组等长时，VTT上拉端接电阻的走线到DDR散出过孔这段是不用算的，PADS的操作是算整个网络的，所以这段先不连接，走好等长在连接。完整平面包含信号信在里面的一块GND或电源覆铜。走线间距尽量别贴很近，能3W最好，数据等长控制5密尔左右误差，地址等长参考时钟，按10密尔也可以。最好确定一下，有些DDR规格书不需要控制这么小。

看完基本就不怕不会了。