Xilinx官方的DP例程的建立步骤

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楼主

明德扬兰老师|

楼主 | 2024-6-8 10:33 | 只看该作者 |只看大图回帖奖励

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视频, 618, AC, DP, XILINX, FPGA、

1、项目背景

明德扬(MDY)为某公司研制的被动立体转主动立体视频模块，该模块将3840×1080/60Hz视频转成1920×1080/120Hz视频。视频输入接口为DP，输出接口为DP和HDMI，基于Xilinx K7325t的高速收发器,特点是无需外围接收/发送芯片，大大简化了硬件设计。该视频接口转换模块如图1所示，其中k7核心板型号为MP5650，底板和核心板均为明德扬自研产品。

本文简单介绍了Xilinx官方的DP例程的建立步骤。

图1被动立体转主动立体视频模块

02.png (494.98 KB )

下载附件

2024-6-8 10:31 上传

图2 MP5650核心板

2、工具

Vivado 2019.1；

参考的Xilinx手册编号：PG233、UG476、UG475。

3、操作步骤

（1）新建一个vivado工程，平台选择xc7k325tffg900-2。

（2）创建Block Design，选择Displayport RX Subsystem IP，并打开IP example design。

（3）待工程建立完毕后，生成bit文件并导出到SDK。

（4）值得注意的是，在硬件连线方面，如果FPGA高速收发器的参考时钟没有按照官方的连线方式，则需要更改时钟的输入选择。更改方式如下：

A. 勾选PHY Controller IP核的Advanced Clock Mode选项，IP核会多显示出4路时钟gtnorthrefclk0_in、gtnorthrefclk1_in、gtsouthrefclk0_in、gtsouthrefclk0_in。

B. 官方手册UG476中并未给出north和south参考时钟的具体位置，但结合手册UG476和UG475，可以得出Bank118在最北，Bank115在最南。假如我们当前工程使用Bank117，那么mgtrefclk在Bank117，gtnorthrefclk在Bank118，gtsouthrefclk在Bank116。