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关于DDR2时序的问题,请高手帮帮忙

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楼主
用SPARTAN 6的mcb对内存进行写仿真测试,往内存写1,2,……,递增数据,仿真发现数据都是与DQS的上升沿对齐,但下降沿都是0。DDR2不是双沿取数吗怎么出现这种现象,我在IP核生成的测试文件仿真也是一样的结果。是不是哪个地方没有设置好,望高手解答,谢谢。

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沙发
gaochy1126| | 2012-5-22 14:06 | 只看该作者
这个应该是在ip核里面设置的吧,设置时钟信号的读写时序的!

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板凳
weiwenty|  楼主 | 2012-5-22 17:11 | 只看该作者
你好,请问怎么设置呢?我用的DDR2 SDRAM 型号是MT47H64M16HR25E ,按照datasheet的说法双沿都取数,这个问题不解决的话那存储的数岂不是有一半无效? 2# gaochy1126

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地板
午后苦丁茶| | 2012-5-22 17:30 | 只看该作者
菜鸟表示很有压力。

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weiwenty|  楼主 | 2012-5-22 20:13 | 只看该作者
:(一直看MCB用户手册实在找不出问题,初始化及控制信号时序输出都没问题只是DQ在下降沿都输出0,求高手指点

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gaochy1126| | 2012-5-22 20:14 | 只看该作者
我在alterafpga里面用过的,没有在xilinx,不过他们应该是相通的吧! 3# weiwenty

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weiwenty|  楼主 | 2012-5-24 14:11 | 只看该作者
IP核UI上的设置的内容很有限,相关只有一个SDRAM类型的选择,可以选SDR\DDR\DDR2\DDR3,我已设成DDR2了,但输出时序的却是SDR。altera里面相关项怎么设置,能不能给个截图,参考一下看看是不是我有什么地方没有注意到,谢谢了 6# gaochy1126

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