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LVDS的clk 加了1个1:4 clk fanout 芯片，有影响吗

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 楼主| entepino 发表于 2024-7-16 21:05 | 显示全部楼层 |阅读模式
ck, 芯片, No, LVDS, FA, AN
LVDS 的clk需要分成4路出去，所以clock加上1:4 fanout clock IC, 但会给clock会delay 1ns左右，clock是100M的，对LVDS的data 采集会有影响吗？我个人决定没有印象，因为，LVDS data返回时，会打拍，会把LVDS data同步了。请大家说说，多谢
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 楼主| entepino 发表于 2024-7-21 16:05 | 显示全部楼层
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