MIG3.8 ISE13.2 的时钟问题

发表于 2012-5-24 22:42

新手，刚注册的，积分不多，请见谅。

我使用的ML605，ISE13.2，MIG3.8。

先把错误信息发上来



ERROR:NgdBuild:455 - logical net 'clk400m_p' has multiple driver(s):

ERROR:NgdBuild:455 - logical net 'clk400m_n' has multiple driver(s):

ERROR:NgdBuild:455 - logical net 'clk200m_p' has multiple driver(s):

ERROR:NgdBuild:455 - logical net 'clk200m_n' has multiple driver(s):

这里的四个时钟clk400m_p, clk400m_n, clk200m_p, clk200m_n，是MIG实例必须输入的，它由clocking wizard 3.2生成，代码如下：

复制

 

myPLL myPLL_inst(

    .CLK_IN1_P(sys_clk_p),

    .CLK_IN1_N(sys_clk_n),

    //.CLK_IN1(clk200m),

    .CLKFB_IN(CLKFB_IN),

    // Clock out ports

    .CLK_OUT1(clk400m_p),

    .CLK_OUT2(clk400m_n),

    .CLK_OUT3(clk200m_p),

    .CLK_OUT4(clk200m_n),

    //.CLK_OUT5(clk100m),

    .CLKFB_OUT(CLKFB_OUT),

    // Status and control signals

    .RESET(sys_rst)

  );

这个时钟的4根输出时钟都输入到MIG的例化实例中，而implement结果就如之前的错误。
我查看过这个时钟的源文件，是调用了MMCM_ADV这个原语的。
请大虾出来帮帮忙，解个惑！
非常感谢！

GoldSunMonkey · 发表于 2012-5-25 08:20

记得好象更底层的结构有关，查看两个方面的DS：
1，你所用目标芯片的关于时钟树结构的datasheet
2，DDR的手册，也是关于时钟部分的
记得前年我用S6好象也报过这样的错，当时改的方法是：
DDR生成后有一个顶层的源文件，在那里面找到一个关于原语写的BUFG也不知是IBUFG，将这个这个原语跳过就可以，保存然后在编译就不报错了。
原因是：DCM出来的时钟经进了BUFG，而DDR的输入时钟是从IBUFG进入的，在底层结构上BUFG不能联到IBUFG，呵呵，好象是这个，
:lol

发表于 2012-5-26 18:47

:handshake 2# Backkom80

发表于 2012-8-10 10:15

2# Backkom80 2楼说的对，确实需要修改MIG生成的顶层文件。
MIG生成的core的时钟默认是从外部引入的，所以不要将MMCM_ADV的输出时钟输入给MIG。

发表于 2012-8-10 13:35

记得好象更底层的结构有关，查看两个方面的DS：
1，你所用目标芯片的关于时钟树结构的datasheet
2，DDR的手册，也是关于时钟部分的
记得前年我用S6好象也报过这样的错，当时改的方法是：
DDR生成后有一个顶层的源文 ...
Backkom80 发表于 2012-5-25 08:20

兄弟不错。

发表于 2012-8-11 22:09

发表于 2012-8-17 21:16

只连接一个就行了！

发表于 2012-8-18 12:31

以前也遇到这个问题，最后修改程序了！

发表于 2012-8-18 19:27

发表于 2012-8-19 11:57

都太厉害了，佩服各位

发表于 2012-8-19 16:14

你修改了时钟结构吗？如果是，内部加PLL的时候需要注意bufg，一般报这种错误都是这个问题。

发表于 2012-8-20 22:09

[modelsim] MIG3.8 ISE13.2 的时钟问题

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