架构：fpga内部产生fifo，用24M时钟生成一个16位计数器count，写入fifo中。68013设置成slavefifo模式，查看pc端采集的数据。
问题：电路板上fpga bank电压接3.3V，通过quartus设置bank电压为3.3V LVTTL/LVCMOS时，pc端采集的数据为0，通过示波器观察68013的FD0-FD15，高电平只有1V左右；quartus设置bank电压为2.5V时，FD1-FD12基本正常，偶尔出现误码，FD0始终为0或1，FD13-FD15误码严重。（个人理解误码：本来是低电平的采集成高电平，本来是高电平的采集成低电平）。
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