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DarkRISCV 开源 RISC-V 的 Verilog 实现

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forgot|  楼主 | 2024-9-23 10:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
DarkRISCV  softcore 一开始是作为开源 RISC-V 指令集的概念证明而开发。虽然与其他 RISC-V 实现相比,DarkRISCV 代码小而粗糙,但其有很多令人印象深刻的功能,包括有:
  • 实现大部分 RISC-V RV32E 指令集
  • 实现大部分 RISC-V RV32I 指令集(缺少 csr*、e * 和 fence*)
  • 在超大规模 ku040 中工作频率高达 250MHz(400MHz 带超频!)
  • 便宜的 spartan-6 高达 100MHz,适合小型 spartan-3E,例如 XC3S100E!
  • 大多数时间(通常是 71% 的时间)可以维持每条指令 1 个时钟
  • 灵活的 harvard 架构(易于集成缓存控制器、总线桥等)
  • 在真正的 xilinx(spartan-3、spartan-6、spartan-7、artix-7、kintex-7 和 kintex ultrascale)中运行良好
  • 在一些真正的 altera 和 lattice FPGA 上运行良好
  • 适用于 RISC-V 的 gcc 9.0.0(无需补丁!)
  • 使用 850-1500LUT(核心仅使用 LUT6 技术,取决于启用的功能和优化)
  • 可选的 RV32E 支持(与 LUT4 FPGA 配合使用效果更好)
  • 可选的 16x16 位 MAC 指令(用于数字信号处理)
  • 可选的 coarse-grained multi-threading (MT)
  • pipeline stages 之间没有互锁
  • BSD 许可证

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