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[Verilog HDL]

$write 用于输出、打印信息

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楼主
gaochy1126|  楼主 | 2024-9-28 16:03 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式


$write("%b+%b=%d\n",a, b, c); //“%b+%b=%d\n” 格式控制,未指定时默认十进制
%h或%H //以十六进制的形式输出
%d或%D //以十进制的形式输出
%o或%O //以八进制的形式输出
%b或%B //以二进制的形式输出
\n     //换行
//--------------------------------------------------
//a,b,c为输出列表,需要输出信息的变量
`timescale 1ns/1ns

module tb_test();

reg [3:0] a;
reg [3:0] b;
reg [3:0] c;

initial begin
  $write("Hello ");
  $write("xiangliangzi\n");
  a = 4'd5;
  b = 4'd6;
  c = a + b;
  #100;
  $write("%b+%b=%d\n",a, b, c);
end

endmodule
//--------------------------------------------------


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