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[FPGA] verilog 反相器的设计与仿真

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楼主| gaochy1126 发表于 2024-9-28 16:07 | 显示全部楼层 |阅读模式

设计, 仿真, verilog, verilo

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// 2021-1-15 verilog学习

// 反相器设计



`timescale 1ns/10ps  // 一个时间单位 1ns,精度是10ps



module inv(A,Y);

input A;  // 输入端口

output Y;  // 输出端口

assign Y=~A;   // 输入输出关系 ~取反

endmodule



//  testbench of inv 测试台



module inv_tb;  //  测试台没有测试端口，不用括号:inv_tb()

reg aa;    // 定义寄存器型变量 锁存功能 取名为aa

wire yy;   // 定义线性变量,值不定  取名为yy



inv inv(

.A(aa), 

.Y(yy)

);



initial begin

                aa<=0;

#10 aa<=1;  // 过10个时间单位

#10 aa<=0; 

#10 aa<=1; 

#10 $stop;  // $stop 停止

end



endmodule

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