关于FPGA时钟信号输入要求

只看该作者 · 2024-11-5 19:09

我用了一款A7的芯片，时钟输入是一个峰峰值0.8V的10M正弦波，但是FPGA无法识别该时钟信号，我想知道FPGA对时钟输入这块有什么要求呢？该怎么整改？谢谢各位大佬

只看该作者 · 2024-11-6 09:34

上图纸，你晶振连接FPGA的bank是多少伏？

只看该作者 · 2024-11-6 11:00

FPGA是A750T

只看该作者 · 2024-11-6 11:02

青木山水发表于 2024-11-6 09:34
上图纸，你晶振连接FPGA的bank是多少伏？

接的3.3V

1万 · 2024-11-6 12:05

本帖最后由 sleepybear 于 2024-11-6 12:14 编辑

得看FPGA接收bank的电平标准：你板子上给的FPGA该bank的VCCO电压是多少V的？FPGA固件设置的电平标准是什么？（是LVCMOS还是LVTTL或者什么其它的？）后者的高低电平定义可以在FPGA讲IO的手册里查到。输入信号符合即可。如果两边有差异，就想办法呗，该加leverl shifter加level shifter，该加端接网络加端接网络，该改FPGA固件约束文件的电平标准就改约束文件，或者干脆把源端器件换了。。。

只看该作者 · 2024-11-7 09:06

3.3V的bank高电平差不多2.3V左右哦才有效，你可以把这个晶振连接到1.2V、1.8V的BANK，或者换一个同封装CMOS输出的晶振。你目前这个应该是CLIPPED SINEWAVE输出，这种输出基本都是0.8

只看该作者 · 2024-11-7 14:31

青木山水发表于 2024-11-7 09:06
3.3V的bank高电平差不多2.3V左右哦才有效，你可以把这个晶振连接到1.2V、1.8V的BANK，或者换一个同封装CMOS ...

谢谢大佬，bank电压调成1.2V也识别不了削峰正弦，现在打算换同封装的方波晶振试试

只看该作者 · 2024-11-7 14:36

sleepybear 发表于 2024-11-6 12:05
得看FPGA接收bank的电平标准：你板子上给的FPGA该bank的VCCO电压是多少V的？FPGA固件设置的电平标准是什么 ...

谢谢大佬，bank电压调成1.2V也识别不了削峰正弦，现在打算换同封装的方波晶振试试

只看该作者 · 2024-11-11 11:21

Anxsh588 发表于 2024-11-7 14:36
谢谢大佬，bank电压调成1.2V也识别不了削峰正弦，现在打算换同封装的方波晶振试试
...

不大可能，你程序有问题吧

关于FPGA时钟信号输入要求

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