菜鸟XILINX FIFO ipcore问题求助啊

登录 · 发表于 2012-5-30 10:33

用xilinx生成的fifo ipcore进行数据存取，数据写进去后，往出读的时候会出问题。当读时钟比写时钟块的时，往出读的时候fifo应该还没空empty信号就变成1，然后又变成0。对应图fifo
当读时钟跟写时钟一样的时候，往出读又正常。对应图fifo1
时序图如下：

发表于 2012-5-30 11:29

没有遇到过这样的问题。

如果能有固定的拍数，处理也就没有问题。

发表于 2012-5-30 12:21

看不懂你上面一个图,写同意对应只有两个时钟,只写了两个数据,但是下面写计数1 2 3 4,为何?如果写同意无效你的写还在加数字,你的看下WREN脚逻辑输出,根据你WRCOUNT看,空标志一个凹陷是合理的,你读时还在继续写

发表于 2012-5-30 14:59

看不懂你上面一个图,写同意对应只有两个时钟,只写了两个数据,但是下面写计数1 2 3 4,为何?如果写同意无效你的写还在加数字,你的看下WREN脚逻辑输出,根据你WRCOUNT看,空标志一个凹陷是合理的,你读时还在继续写 ...
mr.king 发表于 2012-5-30 12:21

写同意WR_ALLOW四个时钟周期有效啊，写了四个数据，所以wr_counter才加到4的嘛

发表于 2012-5-30 15:43

1# swe21

从你的图看出你再写第4个数的时候已经完成2个读数据了，而这个时候FIFO中可能只有3个有效数据，所以这个时候empty有效，但等第4个写数据有效后又出现了empty拉低，你可以试试把4个数据完全写OK了再读，应该就不会出现你说的现象了！

发表于 2012-5-30 20:10

4# swe21
奥，我看错了

发表于 2012-5-30 20:42

1# swe21

从你的图看出你再写第4个数的时候已经完成2个读数据了，而这个时候FIFO中可能只有3个有效数据，所以这个时候empty有效，但等第4个写数据有效后又出现了empty拉低，你可以试试把4个数据完全写OK了再读 ...
smolfy 发表于 2012-5-30 15:43

我其实就是按你说的写的啊，写完四个以后才开始读的啊，WR_ALLOW,RD_ALLOW 是读写使能信号啊，那个rd_data_counter应该不是说，我写四个，它就加到4的吧， wr_data_counter 才是，既然wr_data_counter加到4了，说明应该是写进去4个数了啊

发表于 2012-5-30 21:07

好难。:L

发表于 2012-5-30 22:44

重看了下，你写了四个数据，读底3个时，EMPTY=1，之后RD_ALLOW=0，对应的RDCLK时钟无用，再后EMPTY变0，RD_ALLOW=1，RDCLK时钟能起作用，读走第四个数据。不是很合理吗

发表于 2012-5-31 08:45

我其实就是按你说的写的啊，写完四个以后才开始读的啊，WR_ALLOW,RD_ALLOW 是读写使能信号啊，那个rd_data_counter应该不是说，我写四个，它就加到4的吧， wr_data_counter 才是，既然wr_data_counter加到4了，说 ...
swe21 发表于 2012-5-30 20:42

你还没写完就开始读了，你隔几个clk再读肯定不会出现那个现象，现在这样是合理的！~

发表于 2012-5-31 09:36

你还没写完就开始读了，你隔几个clk再读肯定不会出现那个现象，现在这样是合理的！~
smolfy 发表于 2012-5-31 08:45

按你所说的，延时了一会在读，果然就没问题了。又学习到了哈
非常感谢你及上面几位大侠们哈

发表于 2012-6-19 14:42

学习了哇。。。大侠

菜鸟XILINX FIFO ipcore问题求助啊

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