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[Verilog HDL]

Verilog &与&&的区别

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gaochy1126|  楼主 | 2024-11-30 21:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilo, verilog, AMP, 逻辑, 操作
逻辑操作符
逻辑与 &&
逻辑或 ||
逻辑非 ！

位操作符
一元非 ~
二元与 &
二元或 |
二元异或 ^

归约操作符（单目运算符）
与归约 &
或归约 |
异或归约 ^

Verilog中&与&&的区别为：性质不同、计算结果不同、参数不同。

一、性质不同

1、&：&是位运算符，表示是按位与。

2、&&：&&是逻辑运算符，表示是逻辑与。

二、计算结果不同

1、&：&的计算结果为十进制数。

2、&&：&&的计算结果为true或false。

三、参数不同

1、&：&的参数为进制数，可以是二进制、十进制、十六进制数，也可以是整数、负数。

2、&&：&&的参数为进制数，也可以是比较公式，将比较公式值作为最终的参数。

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