本帖最后由 GoldSunMonkey 于 2012-6-3 16:33 编辑
1、在ISE环境中PLL例化有问题，譬如复位信号，控制信号没有连好，或者是选择输出的频率超出了工作范围都会造成PLL不工作，这是软件问题，相信只要认真检查应该不会有什么问题。我的经验是只保留PLL晶振输入和时钟输出信号，去掉其它所有控制信号，这样的好处是比较好控制，但是如果需要特殊应用（例如控制PLL启动时间），这样例化就不行了。
2、PLL电路供电出现问题。这是硬件问题往往容易被我们忽视，PLL供电不稳的后果就是PLL不起振。有一次把VCCA_PLL和VCC_INT之间焊接的磁珠焊成了电容，死活PLL不起振，后来才发现是VCCA_PLL根本没有供电，改过来之后就正常了。
3、外部晶振问题。给FPGA提供时钟的晶振要尽可能靠近芯片的时钟输入引脚，否则会导致输入时钟波形恶化，进而导致PLL工作的不正常。另外，在时钟过程中我一般都是选择有源晶振，而且我一般都是选择50MHz以下的频率。 |
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