运放电路输入共模电压问题

登录 · 发表于 2024-12-31 08:59

①问题：如题，针对常见的各类运放电路（同相、反相、差分等），我们如何计算输入的共模电压大小用来判断是否超出datasheet的范围。
②问题来源：
所用到的Ti预驱芯片DRV8323RH三项桥低边电流采样内部结构如下图（page41）其中VREF=3.3V：

电气参数中给的共模输入范围如下图（page15）为-0.15V~0.15V；

个人理解：Vcom=（VP+VN）/2=(VREF/2+VREF/2)/2=VREF=1.5V＞＞0.15V，完全超出了共模输入范围要求；请教一下是哪个环节出了问题，希望各位一起讨论不吝赐教。

发表于 2024-12-31 09:00

图片不小心重复上传了，第一张和第二张分别对应内部结构和电气参数

发表于 2024-12-31 09:21

你算的是输入悬空吧？输入有R1接地，而R1很小，远小于R2、R3、R4、R5，所以VP、VN都很小。

发表于 2024-12-31 09:25

输入是个比较小的采样电阻上的电压信号，但Vp和Vn有个直流偏置VREF是3.3V

发表于 2024-12-31 10:14

那个芯片内部配置图只是个简化的示意图而已，右方输入运放的共模输入电压并不是你计算的值。芯片规格书给出的共模输入电压范围是整个器件的两个输入端（SPx，SNx）的共模输入，只要输入信号满足其条件即可，无需考虑芯片内部（芯片就是个黑箱，从应用者的角度只需考虑其外部特性）。

发表于 2024-12-31 10:15

按规格书的增益来看，最小值（R2//RR3//R4//R5）/R1=5，所以还真不能约等于0呢

发表于 2024-12-31 10:18

zhoupxa 发表于 2024-12-31 10:14
那个芯片内部配置图只是个简化的示意图而已，右方输入运放的共模输入电压并不是你计算的值。芯片规格书给出 ...

是的，但是我在设计（考虑外部特性）的时候如何保证输入的共模电压不会超呢？

发表于 2024-12-31 10:21

军少发表于 2024-12-31 10:18
是的，但是我在设计（考虑外部特性）的时候如何保证输入的共模电压不会超呢？ ...

那就是根据你的被测电流和那个公式选择合适的分流电阻

登录 · 发表于 2024-12-31 10:25

分子是你想要的输出电压，除以增益就是芯片两个输入引脚（SPx，SNx）的输入电压（I x Rsense），这个电压不超过共模输入电压要求即可。

发表于 2024-12-31 10:40

也就是Vsox是吗？这个地方还真没注意到，非常感谢！

发表于 2024-12-31 12:02

5楼说得对。
0.15v只是对用户的要求，不是运放的参数。所以不能用 ref 和 0.15v 做比较。

另外恐怕你的概念有误。
共模是指运放输入脚的电压，ref 并没有直接施加在输入脚上。
要知道，用电阻分压以后，3v 供电的运放可以测量几百几千伏的高压。

发表于 2024-12-31 13:17

玄德发表于 2024-12-31 12:02
5楼说得对。
0.15v只是对用户的要求，不是运放的参数。所以不能用 ref 和 0.15v 做比较。

我能理解您说的意思，但是我在想既然引脚有这个要求，那我设计电路时需要保证到VP/VN的值不超过这个范围把，所以才有了如何计算共模输入电压的问题出来；不然不能保证设计出的一定在这个范围之内呀。

发表于 2025-1-2 20:35

保证有一定抗共模能力是有条件的：
必须使VIN+和VIN-的输入等效电阻相等，否则就认为增加了共模，但一般人认为只要自己没有加，就等同于0 .

发表于 2025-1-3 09:55

GlenX 发表于 2025-1-2 20:35
保证有一定抗共模能力是有条件的：
必须使VIN+和VIN-的输入等效电阻相等，否则就认为增加了共模，但一般人 ...

如果某个引脚输入加了直流偏置呢

发表于 2025-1-3 19:49

本帖最后由 GlenX 于 2025-1-22 14:55 编辑

同样考虑对称，否则抗共模能力无法实现！
这是绝对前提，其实就是理性运放的基础.特别是输入阻抗低于50k欧姆的，对这个“平衡“更加敏感。

发表于 2025-1-23 08:08

你这里是低边检测，理论上无共模信号，因此规格书给出的抗干扰情况下的共模干扰的合理范围。

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