展频官方文档
AN192GD32MCUzhanpinceshicaozuozhinan_Rev1.1.pdf
AN056_GD32F4xx_Hardware_Development_Guide_Rev1.0_CN.pdf
GD32F4xx_yonghushouce_Rev3.0.pdf
展频计算说明
fPLLIN 指的是经过 PSC 分频后的时钟；
fmod 的取值是0-10KHZ，GD 官方的计算取的 10KHZ
mdamp 按百分比表示的意思是 1%就代入 1，而不是 0.01
展频计算实例
展频计算应用
MCU:GD32F470ZIT6
主频：240MHZ
HXTAL 16MHZ
展频幅度选取与MODCNT MODSTEP 计算
选择 HXTAL 作为 PLL 时钟源， HXTAL 的时钟经过 PSC 分频进入 PLL 模块，RCU_PLL寄存器中规定 VCO 时钟源频率必须为 1-2MHZ 之间，所以 PSC 只能为 1/2。
如果为 PSC=1，PLLN=480，MODCNT = 25,,会导致 MODSTEP 分母减少，分子增大，进而时 MODCNT*MODSTEP 超过限制，除非调制频率减小到非常小，但是这也失去了展频的意义
所以 PSC 必须为 2，PLLN = 240，RCU_PLL寄存器规定 VCON 必须在 100-500MHZ 之间，2240 = 480MHZ, MODCNT = 25 如果调整幅度 1% ,MODCNT*MODSTEP 超过限制 , 调整幅度最大为 0.8%；
调制频率 10khz 的修改对调整幅度无影响，10KHZ->5KHZ,MODCNT = MODCNT*2 ,
MODSTEP = MODSTEP/2 ,MODCNT*MODSTEP 数值不变
注意事项
一般使用向下展频，避免对时钟敏感原件造成损伤
展频可能对以太网、usb 等时钟敏感模块造成影响
可以通过 PA8 PC9 等时钟输出引脚进行观察
PLL 禁能时才可以设置，设置结果可以在寄存处中观察
展频仅对 PLL 时钟有效，所有主频时钟源选择 PLL 倍频，然后主频下的所有时钟都进行了展频，但是 TLI 时钟由 PLLSAI 生成，无法展频
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