负载电容（IO电容）Cin对信号上升沿的影响

发表于 2025-1-25 17:00

任何芯片IO都有输入电容，通常为2pf左右，加上寄生电容，大约3ps。这个电容相当于负载电容，高速信号在这个电容上建立电压，相当于给电容充电，电容的充电公式是：

V0是电容初始电压，Vu充满后的电压值，假设V0=0V。那么上面公式简化为：

当t = RC时，Vt = 0.63Vu；

当t = 2RC时，Vt = 0.86Vu；

当t = 3RC时，Vt = 0.95Vu；

当t = 4RC时，Vt = 0.98Vu；

当t = 5RC时，Vt = 0.99Vu；

我们平时用的时间常数τe指电容两端电压从0V上升到1-1/e=1-37%=63%所需的时间（e=2.71828）；

利用上述公式，计算出上升时间10%~90%所需要的时间是：

如果传输线阻抗50Ω，Cin=3pf，则τ10-90=0.33ns。如果信号的上升时间小于0.33ns，电容的充放电效应将会影响信号的上升时间。如果信号的上升时间大于0.33ns，这个电容将使信号上升时间增加越0.33ns

负载电容对信号上升沿的直接影响就是延长了上升时间，如下图：

发表于 2025-1-25 22:48

容性负载一定要关注

[开发资料] 负载电容（IO电容）Cin对信号上升沿的影响

相关帖子

浏览过的版块