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[N32G430]

感觉N32G430的VSS和VSSA内部是连在一起的

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楼主
xiaoerge|  楼主 | 2025-3-17 12:20 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
avs, VS, N32G430, AD, dc, ADC
之前在4层的PCB上，用N32G430的ADC测量直流，ADC读值跳动在三四个字，这次用的两层板打了个板，把VSS和VSSA分开接了，跳动有三十多个字，而换上STM32F103跳动也就是两三个字，用AT32F415跳动也就是六七个字

N32G430的VSS和VSSA隔离完全没有效果，因此怀疑内部的VSS和VSSA就是接在一起的
厂商人员解惑一下？

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沙发
jcky001| | 2025-3-18 14:31 | 只看该作者
在两层PCB上，尽量优化电源和地的布局，以减少噪声干扰。可以考虑增加地平面或电源平面的面积，以及使用更宽的走线来降低阻抗。

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板凳
两只袜子| | 2025-3-18 16:00 | 只看该作者
用外部滤波器

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地板
cr315| | 2025-3-18 19:59 | 只看该作者
用示波器或电源质量分析仪检查电源的波形和噪声水平。

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5楼
地瓜patch| | 2025-3-31 22:28 | 只看该作者
遇到ADC采样的同样问题

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6楼
cen9ce| | 2025-6-4 11:36 | 只看该作者
模拟与数字地连接特性，N32G430的VSS（数字地）和VSSA（模拟地）在芯片内部可能存在弱连接或共享路径，这与STM32F103、AT32F415等芯片的独立地设计不同。

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7楼
liu96jp| | 2025-6-4 12:45 | 只看该作者
厂商未明确公开具体连接方式，但部分高性能MCU为降低数字噪声对模拟信号的影响，会采用内部磁珠或电感实现高阻抗隔离，而低成本方案可能直接短接。

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8楼
t1ngus4| | 2025-6-4 14:12 | 只看该作者
ADC参考电压与噪声敏感度，N32G430的ADC可能对电源噪声更敏感，若内部VSS/VSSA未完全隔离，外部模拟地噪声会直接耦合至ADC采样路径，导致读数跳动增大。

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9楼
su1yirg| | 2025-6-4 15:18 | 只看该作者
两层板与四层板差异，四层板可通过完整的地平面隔离数字噪声，而两层板因缺少内电层，需依赖布线实现隔离。若两层板中VSS和VSSA走线间距不足或存在交叉，数字噪声可能通过寄生电容耦合至模拟地，导致ADC采样跳动增大。

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10楼
q1d0mnx| | 2025-6-4 16:24 | 只看该作者
地线设计问题，两层板中若未采用星形接地布局，或模拟地与数字地未在单点连接，可能形成地环路，引入额外噪声。

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11楼
p0gon9y| | 2025-6-4 17:50 | 只看该作者
不同芯片噪声表现差异，STM32F103的ADC采样跳动较小，可能因其内部VSS/VSSA隔离设计更完善，或ADC对噪声抑制能力更强，AT32F415跳动略大，但仍优于N32G430，可能与其内部隔离方案或ADC架构差异有关。

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12楼
suw12q| | 2025-6-4 19:16 | 只看该作者
N32G430的噪声放大效应，若N32G430的ADC输入阻抗较高或采样保持电容较小，外部噪声可能被放大，导致读数跳动更明显。

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13楼
lix1yr| | 2025-6-5 08:25 | 只看该作者
检查VSS/VSSA连接，确认PCB中VSS和VSSA是否严格分开，避免走线交叉或间距过近。建议两层板中模拟地与数字地通过0Ω电阻或磁珠单点连接，并尽量靠近ADC输入端。

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14楼
b5z1giu| | 2025-6-5 11:06 | 只看该作者
优化电源与地设计，在ADC电源引脚附近增加去耦电容（如10nF+1μF并联），并确保模拟地与数字地通过星形布局连接。若可能，改为四层板设计，单独设置模拟地平面。

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15楼
kaif2n9j| | 2025-6-5 13:00 | 只看该作者
屏蔽与滤波，对ADC输入信号线进行屏蔽，并在输入端增加RC低通滤波器（如100Ω电阻+10nF电容），以滤除高频噪声。

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