大多数嵌入式产品的显示终端都选择LCD，但在某些需要大 屏幕显示的应用中，工业级LCD的价格比较昂贵，且现有的大屏幕显示器(包括CRT显示器和LCD显示器)一般都采用统一的15针VGA显示接口。三星公 司ARM9芯片S3C2410以其强大的功能和高性价比在目前嵌入式产品中得到广泛的应用。 1 VGA接口介绍
近年来，业界制定出了众多数字化的显示接口协议，较为典型的是DVI(Digital Visual Interface)。由于数字接口的标准还未统一，厂商支持各自的标准，导致数字接口的标准迟迟未定。VGA接口是一个模拟信号接口。作为在显示领域多 年的接口标准，直到今天它仍是所有显示终端最为成熟的标准接口，现在某些高端的电视也支持VGA接口。
15针VGA接口信号定义如表1所列。除了2个NC信号、3根显示数据总线和5个GND信号，比较重要的信号是3个RGB彩色分量信号和2个扫 描同步信号 HSYNC和VSYNC。VGA接口中彩色分量采用RS343电平标准。RS343电平标准的峰峰值电压为1 V。该标准定义的4个电平范围是：
白电平--+0.714 V；
黑电平--+0.054 V；
消隐电平--0 V；
同步电平---0.286 V。
2 S3C2410 LCD控制器简介
三星公司的ARM9芯片S3C2410功能强大，性价比高，在目前的嵌入式产品中得到了广泛的应用。S3C2410带有LCD控制器，可以很方便地控制驱动扫描式接口的LCD显示。
2.1 引脚功能信息
LCD控制器提供了扫描式数据传输引脚和时序控制引脚，具体描述如下：
VFRAME／VSYNC--LCD控制器和LCD驱动器之间的帧同步信号。该信号告诉LCD屏新一帧开始了。LCD控制器在一帧显示完成后立即插入一个VFRAME信号，开始新一帧的显示。
VLINE／HSYNC--LCD控制器和LCD驱动器之间的行同步脉冲信号。该信号用于LCD驱动器将水平线(行)移位寄存器的内容传送给LCD屏显示。LCD控制器在整行数据移人LCD驱动器后，插入一个VLINE信号。
VCLK--LCD控制器和LCD驱动器之间的像素时钟信号。LCD控制在VCLK的上升沿处送出数据，LCD驱动器在VCLK的下降沿处采样。
VM／VDEN--LCD驱动器的AC信号。VM信号被LCD驱动器用于改变行和列的电压极性，从而控制像素点的显示。VM信号可以与每帧同步，也可以与可变数据的VLINE信号同步。
VD[23：0]--LCD像素数据输出端口。
2.2 寄存器
S3C2410的LCD控制寄存器主要有：LCDCON1寄存器、LCDCON2寄存器、LCDCON3寄存器、LCDCON4寄存器、 LCDCON5寄存器。这些寄存器的设置与显示屏信息、控制时序和数据传输格式等密切相关，在设计中需要根据显示设备的具体信息正确设置这些寄存器才能使 S3C2410正常控制驱动不同的显示屏。
2.3 内部结构
S3C2410的LCD控制器用来传输图像数据并产生相应的控制信号，由REGBANK(控制寄存器组)、LCDCD-MA(专用DMA)、 VIDPCS (视频信号处理单元)、LPC3600和TIMEGEN(时序信号产生单元)组成，所示。其中REGBANK包含17个可编程寄存器和几个256× 16的调色板存储器，用来配置LCD控制器并设置相应的参数；而LCDCDMA提供了视频信号的快速传输通道，自动通过系统总线从系统帧缓存中取出视频数 据并传输到视频信号处理单元；VIDPCS将专用DMA中取出的信号整形并提高驱动能力等处理后，输出到外部数据端口VD[23：0]；TIMEGEN和 LPC3600负责产生LCD所需要的控制时序。
3 VGA接口设计
利用高性能视频D／A转换芯片ADV7120将S3C24l0自带的LCD扫描式接口转换为VGA接口，然后用带有VGA接口的显示器显示。
3.1 ADV7120简介
ADV7120是美国ADI公司生产的高速视频数模转换芯片，其像素扫描时钟频率有30 MHz、50 MHz、80 MHz三个等级。ADV7120在单芯片上集成了3个独立的8位高速D／A转换器，可以分别处理红、绿、蓝视频数据，特别适用于高分辨率模拟接口的显示终 端和要求高速D／A转换的应用系统。
ADV7120的输入及控制信号非常简单：3组8位的数字视频数据输入端，分别对应RGB视频数据，数据输入端采用标准TTL电平接口；4条视 频控制信号线包括复合同步信号SYNC、消隐信号BLANK、白电平参考信号REF WHITE和像素时钟信号CLOCK；外接一个1.23 V数模转换参考电压源和1个输出满度调节。只有4条输出信号线：模拟RGB信号采用高阻电流源输出方式，可以直接驱动75Ω同轴传输线；同步参考电流输出 信号Isync用来在绿视频模拟信号中编码视频同步信息。
3.2 原理图设计
VGA接口的同步信号和LCD扫描式接口的同步信号是一致的。利用ADV7120可以方便地将S3C24l0的LCD扫描式接口转换成VGA接口，电路原理所示。
S3C2410处理器接口中的同步扫描信号HSYNC和VSYNC直接接到VGA接口，VDEN信号(显示数据有效信号)则被用于控制 ADV7120芯片。由于ADV7120对参考电平的要求精度很高，不能以电阻分压电路代替。在此采用了1.2 V电压基准芯片AD589来产生参考电压。该电路设计中需要注意的是，在PCB布板时要将模拟地和数字地分开。4 S3C2410相关寄存器设置
以分辨率为640×480、刷新频率为60 Hz、16位彩色显示模式为例，根据图3所示VGA接口同步信号时序，介绍S3C2410中LCDCON1～LCDCON5寄存器的设置。
4.1 LCDCONl寄存器
LINECNT：行计数器的状态位。只读，不用设置。
CLKVAL：确定VCLK频率的参数。公式为VCLK=HCLK／[(CLKVAL+1)×2]，单位为Hz。笔者所用的硬件系统HCLK=100 MHz，640×480的显示屏需要VCLK=20 MHz，故需设置CLKVAL=1。
MMODE：确定VM的改变速度。在此选择MMODE=O，为每帧变化模式。
PNRMODE：确定扫描方式。选择PNRMODE=0x3，为TFT LCD面板扫描模式。
BPPMODE：确定BPP(每像素位数)模式。在此选择BPPMODE=0xC，为TFT 16位模式。
ENVID：数据输出和逻辑信号使能控制位。选择ENVID=1，为允许数据输出和逻辑控制。
4.2 LCDCON2寄存器
VBPD：确定帧同步信号和帧数据传输前的一段延迟时间，是帧数据传输前延迟时间和行同步时钟间隔宽度的比值，，VBPD=t3／t6=1.02 mS／31.77μs=32。
LINEVAL：确定显示的垂直方向尺寸。公式：LINEVAL=YSIZE-1=479。
VFPD：确定帧数据传输完成后到下一帧同步信号到来的一段延迟时间，是帧数据传输后延迟时间和行同步时钟间隔宽度的比值，，VFPD=t5／t6=0.35 ms／31.77μs=11。
VSPW：确定帧同步时钟脉冲宽度，是帧同步信号时钟宽度和行同步时钟间隔宽度的比值。，VSPW=t2／t6=0.06 ms／31.77μs=2。
4.3 LCDCON3寄存器
HBPD：确定行同步信号和行数据传输前的一段延迟时间，描述行数据传输前延迟时间内VCLK脉冲个数，，VBPD=t7×VCLK=1.89 μs×25MHz=47。
HOZAL：确定显示的水平方向尺寸。公式HOZAL=XSIZE-1=639。
HFPD：确定行数据传输完成后到下一行同步信号到来的一段延迟时间，描述行数据传输后延迟时间内VCLK脉冲个数，，HFPD=t9×VCLK=0.94 μs×25 MHz=24。
4.4 LCDCON4寄存器
HSPW：确定行同步时钟脉冲宽度。描述行同步脉冲宽度时间内VCLK脉冲个数，，HSPW=3.77μs×25 MHz=94。
4.5 LCDCON5寄存器
VSTATUS：垂直方向状态。只读，不用设置。
HSTATUS：水平方向状态。只读，不用设置。
BPP24BL：确定显示数据存储格式。此处设置BPP24BL=0x0，为小端模式存放。
FRM565：确定16位数据输出格式。此处设置FRM565=0x1，为5：6：5格式输出。
INVVCLK：确定VCLK脉冲有效边沿极性。根据屏幕信息确定，此处选择INVVCLK=0xl，VCLK上升沿到来时数据传输开始。
INVVLlNE：确定HSYNC脉冲的极性。由图3可知，为负极性，设置INVVLINE=0x1选择负极性脉冲。
INVVFRAME：确定VSYNC脉冲的极性。由图3可以看出，为负极性，故设置INVVFRAME=0x1选择负极性脉冲。
INVVD：确定数据输出的脉冲极性。根据屏幕信息确定，此处设置INVVD=0x0选择正极性脉冲。
INVVDEN：确定VDEN信号极性。根据屏幕信息确定，此处设置INVVDEN=0x0为正极性脉冲。
INVPWREN：确定PWREN信号极性。根据屏幕信息确定，此处设置NVPWREN=0x0为正极性脉冲。
INVLEND：确定LEND信号极性。根据屏幕信息确定，此处设置INVLEND=0x0为正极性脉冲。
PWREN：PWREN信号输出允许。设置PWREN=0xl，允许PWREN输出。
ENLEND：LEND输出信号允许。设置ENLEND=0x1，允许LEND输出。
BSWP：字节交换控制位。根据各自需要设置，此处设置BSWP=0x0，禁止字节交换。
HWSWP：半字交换控制位。根据各自需要设置，此处设置HWSWP=0xl，使能半字节交换。
5 讨论
S3C2410处理器能够驱动24位颜色模式的VGA接口，但当处理器数据总线负载过大时，显示效果就不太理想。具体分析所需数据带宽如下：
S3C2410处理器工作在640×480×60 Hz×24位(分辨率为640×480、刷新频率为60 Hz、24位色彩)模式下的数据带宽为：640×480×60×4／(1 024×1 024)=70.3MB／s(24位颜色实际占用32位数据量)，这些数据都需要利用DMA方式通过系统的数据总线从SDRAM中获得。而S3C2410 处理器在100 MHz的总线频率下，32位内存的峰值带宽是100×32／8=400MB／s，实际带宽也就100～200 MB／s。那么70.3 MB／s的显示数据对于S3C2410处理器过于沉重了，显示器的屏幕经常会出现短暂的黑屏。这是因为系统总线太忙，LCD扫描式接口的数据跟不上，扫描 时钟的频率暂时变慢导致CRT显示器的同步信号不符合规范所致。若用16位颜色模式，则数据带宽减为640×480×60×2／(1 024×1 024)=35.2MB／s。实际测试中，工作在16位颜色模式下，可以正常显示60 Hz下的640×480的VGA图形。
6 总结
综上分析，如果要支持高分辨率和高刷新率的显示，需要比较大的数据带宽，对处理器的频率和总线频率要求较高。本设计可以完全支持16位色彩下 640×480×60 Hz显示模式的CRT显示，并且如果采用LCD作为显示界面，LCD对刷新率的要求和CRT显示器不同，LCD可以在刷新率为30 Hz的情况下正常显示。 |
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