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xilinx 时钟输入问题

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1809|0
 楼主| 我顶顶顶 发表于 2025-4-29 15:32 | 显示全部楼层 |阅读模式
FPGA, XILINX, 时钟, 使用, A10, MR
我使用的是xc7a100t 芯片，在电路设计中，错误的将单端时钟接到了MRCC时钟的差分N端，导致无法通过全局时钟缓存使用，请问大家有什么约束语法解决这个问题吗
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