STGAP2SICSN 隔离驱动器针对 SiC MOSFET 设计的 6kV 耐压电气隔离方案是怎样的？

发表于 2025-11-15 10:33

STGAP2SICSN 隔离驱动器针对SiC MOSFET 设计的 6kV 耐压电气隔离方案是怎样的？

发表于 2025-11-27 07:31

我之前看过 STGAP2SICSN 的应用笔记，它的 6kV 绝缘主要是基于电容式隔离结构实现的。不过真正能到 6kVrms，往往要搭配合规的 PCB 安全间距，你可以对照一下 datasheet 的 creepage 要求。

发表于 2025-11-27 07:31

你可以看看 ST 官方的参考设计，基本都会把次级端和主控端拉得很开，爬电距离至少 8mm 以上。SiC 的 dv/dt 太狠了，布局不够干净的话，隔离等级理论能达标，实际就乱跳。

发表于 2025-11-27 07:32

我怀疑你问的“方案”大多都在 ST 的 AN 里面写得很死板，比如双层绝缘 + PCB 多层堆叠补偿 creepage。不过我试过，实际做板时要比文档再宽松一点才更稳。

发表于 2025-11-27 07:34

如果你是做高压驱动，建议优先看安装环境，比如是否有污染等级、SOIC-16W 的封装是否满足你目标认证，这些都和耐压能不能做到名义上的 6kV 关系很大。

发表于 2025-11-27 07:34

你可以先测一下基本耐压，用绝缘耐压仪升到 datasheet 标的 6kVrms 看 leakage，有时候器件本身没问题，是你板子丝印或铜皮太靠近了。

发表于 2025-11-27 07:35

STGAP2 系列还有一点要注意，就是高 dv/dt 共模瞬变抗扰度。SiC 开关速度快，CMR 太低的话隔离侧容易误触发。你可以试着加点 Miller 钳位和 RC Snubber。

发表于 2025-11-27 07:36

如果你希望整个系统都能做到 6kV 级别，别忘了驱动电源也要隔离到同等级。很多人用了个 3kV 的 DC-DC，然后以为整个链条都是 6kV，结果测试过不了。

发表于 2025-11-27 07:37

你也可以把参考电路和 TI、Infineon 同类器件对比一下，尤其是隔离栅的耐压结构。ST 这个算是比较均衡的，不过布局和外部保护必须到位才跑得起来。

发表于 2025-11-27 07:38

说实话，真正卡项目的不是芯片耐压，而是 PCB 和封装的 creepage/clearance。你可以用 UL 840 的计算表测一下你的板子是不是达标，不然实验室一测就露馅。

发表于 2025-11-27 07:39

另外提醒一下，SiC 的开关尖峰很容易让地参考漂移。你可以在次级端加 TVS 或小电容做限幅，稳定性会比裸跑隔离驱动好不少。

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