同时实现功能正常的 USB和性能最优的 ADC

发表于 2025-11-9 22:40

在 STM32F103C8 上，能否同时实现功能正常的 USB（要求 USBCLK 为 48MHz）和性能最优的 ADC（根据手册要求 APB2 时钟为 14MHz）？
我一直在使用 IDE 中的时钟配置工具，但测试过的所有配置组合都只能满足其中一项要求，无法两者兼顾。

发表于 2025-11-10 18:08

STM32F1 的 USB 时钟必须由 PLL 输出经 1.5 分频得到，而 APB2 时钟与 ADC 时钟直接相关

发表于 2025-11-10 21:37

8MHz外部晶振这是最稳定、最推荐的配置方案

发表于 2025-11-10 21:45

IDE 时钟配置工具的默认限制

发表于 2025-11-10 22:44

STM32F103C8无法严格同时满足USBCLK=48MHz和APB2=14MHz

发表于 2025-11-11 09:06

无法通过标准时钟分频配置同时实现USBCLK为48MHz和ADC性能最优

发表于 2025-11-11 09:59

ADCPRE是ADC专用预分频器，它可以将PCLK2进行2、4、6、8分频。

发表于 2025-11-11 10:42

不是APB2时钟，而是ADC时钟

发表于 2025-11-11 11:32

时钟系统限制

发表于 2025-11-11 12:37

为什么IDE的时钟配置工具会让你困惑？

发表于 2025-11-11 13:23

USB的48MHz是硬性要求

发表于 2025-11-11 14:08

USB时钟必须来自PLL，且必须是48MHz。因此，我们必须将PLL配置为输出48MHz。

发表于 2025-11-11 15:06

手动调整时钟树分频参数。

发表于 2025-11-11 15:50

在STM32F103C8T6平台上同时实现USB全速功能（48MHz USBCLK）和ADC高性能模式（APB2=14MHz）存在时钟冲突，无法直接满足两者最优条件

发表于 2025-11-11 16:05

只提供了一些常见的“预设”组合

发表于 2025-11-11 16:49

若对ADC性能有极端需求，需考虑硬件修改或更换更高性能芯片

发表于 2025-11-11 16:53

建议将性能拉高

发表于 2025-11-11 17:44

只要PCLK2经过ADCPRE分频后不大于14MHz即可，PCLK2本身可以远高于14MHz。

发表于 2025-11-11 18:25

STM32F103C8 的时钟树结构决定了硬性约束

发表于 2025-11-11 19:20

APB2 外设最高频率降低

[STM32F1] 同时实现功能正常的 USB和性能最优的 ADC