青稞RISC-V微处理器的硬件压栈（HPE）特性

发表于 2025-11-28 23:14

青稞处理器开启硬件压栈后，当发生中断，硬件自动将Caller Saved整形寄存器压入内部堆栈区，不需要多条软件指令压栈，减小中断响应延迟。

之前使用RISC-V内核编写嵌入式程序时，在处理中断的时候还需要自己编写大量的压栈和出栈的代码。这次在MRS里面编写时，觉得太方便了。几乎和Cortex-M系列一样了，无论是代码习惯，还是操作流程都可以丝滑切换了。

查询了一下，居然是青稞RISC-V自己添加了硬件压栈的功能。

发表于 2025-12-2 20:25

硬件压栈，是压在固定的地方，不是压在SP指向的地方，也就只能做成前后台系统，用不了RTOS。

发表于 2025-12-5 22:42

对于嵌入式开发来说，这样的特性可以节省很多时间。

[RISC-V MCU 应用开发] 青稞RISC-V微处理器的硬件压栈（HPE）特性