本帖最后由 mr.king 于 2012-6-26 14:11 编辑
我的系统用ISE11,FIFO版本5.1,系统这样用FIFO的,200MHz时钟8位连续输入(5ns采集一次外部8位数据),125MHz时钟间断16位输出到SDRAM,之所以间断,是因为SDRAM要进行其他操作,使用可编程满标志,每满500字就为高,这样SDRAM控制器在特定时间段就能突发写500字.开始设计FIFO为1024,实验发现会引起满溢出,后来加大为2048字空间.我以前的实验也发现过,当FIFO满了之后的状态有点奇怪,所以后来总是永远不让FIFO满.因为输出是16位宽,时钟是125MHz,扣除SDRAM不能写入的时间段,实际我每4.32us写入500字,输出带宽=1000/4.32=231MB,大于采集带宽,因为数据不满时,跳过4.32us不写数据,但是采集还在进行,依靠FIFO的缓冲数据.你的系统是想间断突发输入,连续均匀输出吧?道理差不多,不知道你空满标志如何处理的 |