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如何进行xilinxFPGA的后仿真

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楼主
poiu_elab|  楼主 | 2012-6-26 13:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
后仿真, xilinxFPGA, se, Constraint, ni
如题 如果用altera的fpga，进行par之后 可以用quartus进行后仿真
但是ISE做par之后 xilinx的FPGA怎么进行后仿真呢
有的时候ISE做了一个bit文件 没有timing constraint warning但是 实际测量的时候还是会有时序的问题
请问各位有没有有经验的 xilinx的FPGA进行par之后可以进行后仿真么

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沙发
5509| | 2012-6-26 13:44 | 只看该作者
才接触FPGA，等待高手来解答

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板凳
gaochy1126| | 2012-6-26 14:17 | 只看该作者
生成一个test——bench的文件

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地板
poiu_elab|  楼主 | 2012-6-26 15:28 | 只看该作者
我是说 经过par之后的verilog文件怎么生成

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5楼
amini| | 2012-6-26 21:40 | 只看该作者
留印等结果。

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6楼
onlyrcy| | 2012-6-26 21:43 | 只看该作者
ALTERA能做的，xilinx应该也能

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7楼
梅花望青竹| | 2012-6-26 21:45 | 只看该作者
:dizzy:

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8楼
onlyrcy| | 2012-6-26 21:46 | 只看该作者
可以参考下

搭建Xilinx开发环境(4)------_使用Modelsim进行后仿真.rar

256.22 KB

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9楼
poiu_elab|  楼主 | 2012-6-26 23:17 | 只看该作者
先下载看看能不能

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10楼
Backkom80| | 2012-6-27 08:48 | 只看该作者
本帖最后由 Backkom80 于 2012-6-27 08:49 编辑

1，ISE的仿真比Q2要好用的多了，Q2　11.0版本后都取消了自带的仿真器了。
2，ISE的后仿真，就在你打开ISim时选择是哪个阶段的仿真，请仔细查看。
3，可以用STA来代替时序仿真来测查时序违规。

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11楼
poiu_elab|  楼主 | 2012-6-27 17:27 | 只看该作者
10楼的解释 只能说我们一般理解的不这么用
8楼的文档还是有用的
我搞定了 可以用生成的timesim 和sdf文件进行后仿了
和正常后端流程生成的是一样的只要把文件加进去 再反标sdf就ok了

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12楼
gaochy1126| | 2012-6-28 08:13 | 只看该作者
楼上的文件很不错的，感谢分享！

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13楼
yjt98765| | 2012-12-27 16:34 | 只看该作者
嗯，附件不错

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14楼
hawksabre| | 2012-12-27 18:15 | 只看该作者
呵呵    这个问题应该不是问题   自己从网上找一篇技术文档   一看就会了   呵呵   帮你顶一个

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15楼
hawksabre| | 2012-12-27 18:18 | 只看该作者
在网上找了一点技术文档   希望对你有帮助

【SoCVista】Xilinx_FPGA仿真与验证实例.pdf

523.21 KB

基于FPGA设计的功能仿真和时序仿真.pdf

132.79 KB

FPGA前后仿真.pdf

120.67 KB

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16楼
hawksabre| | 2012-12-27 18:19 | 只看该作者
希望对你有帮助   多多努力:D

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17楼
GoldSunMonkey| | 2012-12-27 21:28 | 只看该作者
hawksabre 发表于 2012-12-27 18:19
希望对你有帮助   多多努力

你还是很热心的啊

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18楼
rock_andy| | 2012-12-29 23:42 | 只看该作者
帮顶~~~

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