如何进行xilinxFPGA的后仿真

发表于 2012-6-26 13:34

如题如果用altera的fpga，进行par之后可以用quartus进行后仿真
但是ISE做par之后 xilinx的FPGA怎么进行后仿真呢
有的时候ISE做了一个bit文件没有timing constraint warning但是实际测量的时候还是会有时序的问题
请问各位有没有有经验的 xilinx的FPGA进行par之后可以进行后仿真么

发表于 2012-6-26 13:44

才接触FPGA，等待高手来解答

发表于 2012-6-26 14:17

生成一个test——bench的文件

发表于 2012-6-26 15:28

我是说经过par之后的verilog文件怎么生成

发表于 2012-6-26 21:40

留印等结果。

发表于 2012-6-26 21:43

ALTERA能做的，xilinx应该也能

发表于 2012-6-26 21:45

:dizzy:

登录 · 发表于 2012-6-26 21:46

可以参考下

发表于 2012-6-26 23:17

先下载看看能不能

发表于 2012-6-27 08:48

本帖最后由 Backkom80 于 2012-6-27 08:49 编辑

1，ISE的仿真比Q2要好用的多了，Q2　11.0版本后都取消了自带的仿真器了。
2，ISE的后仿真，就在你打开ISim时选择是哪个阶段的仿真，请仔细查看。
3，可以用STA来代替时序仿真来测查时序违规。

发表于 2012-6-27 17:27

10楼的解释只能说我们一般理解的不这么用
8楼的文档还是有用的
我搞定了可以用生成的timesim 和sdf文件进行后仿了
和正常后端流程生成的是一样的只要把文件加进去再反标sdf就ok了

发表于 2012-6-28 08:13

楼上的文件很不错的，感谢分享！

发表于 2012-12-27 16:34

嗯，附件不错

发表于 2012-12-27 18:15

呵呵这个问题应该不是问题自己从网上找一篇技术文档一看就会了呵呵帮你顶一个

登录 · 发表于 2012-12-27 18:18

在网上找了一点技术文档希望对你有帮助

发表于 2012-12-27 18:19

希望对你有帮助多多努力:D

发表于 2012-12-27 21:28

hawksabre 发表于 2012-12-27 18:19
希望对你有帮助多多努力

你还是很热心的啊

发表于 2012-12-29 23:42

帮顶~~~

[VHDL] 如何进行xilinxFPGA的后仿真

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