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[资料干货] 【每周分享】MRAM存储芯片S3A1004V0M的解读和使用分享

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dffzh 发表于 2026-2-3 13:26 | 显示全部楼层 |阅读模式
RAM, , 存储芯片, , 使用,
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这篇帖子主要从芯片介绍、手册解读和驱动代码三个部分与大家分享一下个人的所学内容，供大家使用和参考。
一、 芯片介绍
最近项目上使用了MRAM存储器芯片S3A1004V0M，而所谓的MRAM，英文全称Magnetoresistive Random Access Memory，即为一种基于磁阻的随机存取存储器，属于一种新型的存储技术，其利用电子自旋的磁性特性来存储数据，而不是传统的电荷存储方式，即与传统的半导体随机存取存储器（RAM）不同，MRAM使用磁性隧道结（MagneticTunnel Junction，MTJ）作为核心的存储单元，通过改变磁化方向来记录二进制数据；这种技术结合了DRAM的速度和闪存的非易失性，能够在断电后依然保留数据：
另外MRAM的应用也比较广泛，也有前景，因为MRAM的优势在于它在具有非易失性的同时在速度、功耗、成本上也较为折中。
MRAM有望根据不同的带宽需求逐步替代现有的不同类型的存储器，如 SRAM、DRAM以及 Flash 等，从而在消除各级存储器之间存在的互联延迟同时降低存储器的功耗。

我们所用的存储器芯片S3A1004V0M是NETSOL（纳索尔）公司开发的STT-MRAM型（自旋转移矩（spin-transfer torque，STT）MRAM）的MRAM，也就是存储单元MemoryCell对应的种类是STT-MRAM，也是目前用的比较多的类型：
二、 手册解读
第一次使用嘛，当然是先来通读一下芯片的用户手册，先不需要细读，可以先大概了解一下就可以，比如通信的方式和时序是什么啊，寄存器有哪些，都有什么功能啊等等吧。有些地方可以等到实际代码调试的时候再来有针对性的解读。

先看下通信方式吧，从手册上得知，是使用SPI进行通信：
支持Single SPI，Dual SPI，QuadSPI，就是对应SSPI，DSPI和QSPI，不同的场景需要使用不同的SPI类型，我们这个是基于MCU和S3A1004V0M的普通SPI通信，使用Single SPI就可以了，猜测应该有寄存器可以配置。

然后看了一下有个ID信息：
可以读取的ID信息，在板子上电的时候应该可以通过MCU回读回来，以确认是否通信连接成功。

接着看了一下功能框图和引脚说明，毕竟对于软件来说，肯定需要知道每个引脚的作用才行：
因为我们使用的是Single SPI，所以对照芯片引脚描述，使用下面四个引脚即可：
分别对应SPI的片选信号CS，时钟信号CLK，MOSI信号和MISO信号：
接着我们来看下寄存器相关的内容，找到寄存器描述这块，就可以逐个查看寄存器的说明：
这个芯片还有一些指令设置说明，初始化配置和写芯片数据的时候也是需要用到的：
指令类型主要包括控制指令、读寄存器指令、写寄存器指令、读内存数组指令、写内存数组指令以及自增的256字节区域指令，具体指令设置可以查看手册。

然后我们来看一下时序相关的内容，先看下SPI时钟模式，主要包括模式0和模式3，MCU配置SPI的时候需要注意：
再来看下时序图这块，可以了解一下，便于波形测试时候进行对比：
其他相关的指令操作时序，可以详细查看手册：
手册解读主要是这些内容，接下来与大家分享一下基于MCU的驱动代码。
三、 驱动代码
S3A1004V0M芯片基于MCU的驱动代码主要是以SSPI为例，使用MCU的标准SPI进行操作，驱动代码主要包括s3axx04x0m.c源文件和s3axx04x0m.h头文件。

其中s3axx04x0m.h头文件的代码主要如下：
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  1. #ifndef __S3AXX04X0M_H__
    

  2. #define __S3AXX04X0M_H__
    


  3. 

  4. #include "at32f403a_407.h"
    

  5. #include <stdio.h>
    


  6. 

  7. #define S3AXX04_ID                0xd9010101
    


  8. 


  9. 

  10. #define  S3AXX04X0M_GPIO               GPIOB
    

  11. #define  S3AXX04X0M_CS_GPIO     GPIOB
    

  12. #define  S3AXX04X0M_CLK_GPIO    GPIOB
    

  13. #define  S3AXX04X0M_MISO_GPIO   GPIOB
    

  14. #define  S3AXX04X0M_MOSI_GPIO   GPIOB
    


  15. 

  16. #define  S3AXX04X0M_CS_PIN            GPIO_PINS_6
    

  17. #define  S3AXX04X0M_CLK_PIN            GPIO_PINS_7
    

  18. #define  S3AXX04X0M_MISO_PIN        GPIO_PINS_8
    

  19. #define  S3AXX04X0M_MOSI_PIN        GPIO_PINS_9
    


  20. 

  21. #define  S3AXX04X0M_CS_HIGH()      gpio_bits_write(S3AXX04X0M_CS_GPIO, S3AXX04X0M_CS_PIN, TRUE)
    

  22. #define  S3AXX04X0M_CS_LOW()       gpio_bits_write(S3AXX04X0M_CS_GPIO, S3AXX04X0M_CS_PIN, FALSE)
    


  23. 

  24. #define  S3AXX04X0M_CLK_HIGH()     gpio_bits_write(S3AXX04X0M_CLK_GPIO, S3AXX04X0M_CLK_PIN, TRUE)
    

  25. #define  S3AXX04X0M_CLK_LOW()      gpio_bits_write(S3AXX04X0M_CLK_GPIO, S3AXX04X0M_CLK_PIN, FALSE)
    


  26. 

  27. #define  S3AXX04X0M_MOSI_HIGH()    gpio_bits_write(S3AXX04X0M_MOSI_GPIO, S3AXX04X0M_MOSI_PIN, TRUE)
    

  28. #define  S3AXX04X0M_MOSI_LOW()     gpio_bits_write(S3AXX04X0M_MOSI_GPIO, S3AXX04X0M_MOSI_PIN, FALSE)
    


  29. 

  30. #define  S3AXX04X0M_MISO_READ()    gpio_input_data_bit_read(S3AXX04X0M_MISO_GPIO, S3AXX04X0M_MISO_PIN)
    


  31. 


  32. 


  33. 

  34. /* only sspi */
    

  35. typedef struct
    

  36. {
    

  37.     void (*s3axx04x0m_delay_us)(u32 us);
    

  38.     void (*spi_cs_set) (u8 state);
    

  39.     int (*spi_read_bytes) (u8 *read_buf, u32 len);
    

  40.     int (*spi_write_bytes) (u8 *write_buf, u32 len);
    

  41. }s3axx04x0m_spi_t;
    


  42. 


  43. 

  44. typedef enum {
    

  45.     S3AXX_STATUS_REG = 0x00,
    

  46.     S3AXX_CONFIG_REG1 = 0x02,
    

  47.     S3AXX_CONFIG_REG2 = 0x03,
    

  48.     S3AXX_CONFIG_REG3 = 0x04,
    

  49.     S3AXX_CONFIG_REG4 = 0x05,
    

  50.     S3AXX_DEVICE_IDENTIFICATION_REG = 0x30,
    

  51.     S3AXX_UNIQUE_IDENTIFICATION_REG = 0x40,
    

  52.     S3AXX_SERIAL_NUMBER_REG = 0x80,
    

  53. }s3axx04xom_reg_e;
    


  54. 

  55. typedef enum {
    

  56.                           /* Instruction Name */             /* Interface Type(CMD-ADDR-Data) */
    

  57.     S3AXX_NOOP = 0x00,    /* No operation */                 /* 1-0-0, 2-0-0, 4-0-0 */
    

  58.     S3AXX_WREN = 0x06,    /* Write enable*/                  /* 1-0-0, 2-0-0, 4-0-0 */
    

  59.     S3AXX_WRDI = 0x04,    /* Write disable */                /* 1-0-0, 2-0-0, 4-0-0 */
    

  60.     S3AXX_DPIE = 0x37,    /* Enable DSPI */                  /* 1-0-0, 4-0-0 */
    

  61.     S3AXX_QPIE = 0x38,    /* Enable QSPI */                  /* 1-0-0, 2-0-0 */
    

  62.     S3AXX_SPIE = 0xFF,    /* Enable SSPI */                  /* 2-0-0, 4-0-0 */
    

  63.     S3AXX_DPDE = 0xB9,    /* Enter Deep Power Down  */       /* 1-0-0, 2-0-0, 4-0-0 */
    

  64.     S3AXX_DPDX = 0xAB,    /* Exit Deep Power Down  */        /* 1-0-0, 2-0-0, 4-0-0 */
    

  65.     S3AXX_SRTE = 0x66,    /* Software Reset Enable */        /* 1-0-0, 2-0-0, 4-0-0 */
    

  66.     S3AXX_SRST = 0x99,    /* Software Reset Enable */        /* 1-0-0, 2-0-0, 4-0-0 */
    

  67. }s3axx04xom_ctrl_ins_e;
    


  68. 

  69. typedef enum {
    

  70.                           /* Instruction Name */                              /* Interface Type(CMD-ADDR-Data) */      /* Data Bytes */
    

  71.     S3AXX_RDSR = 0x05,    /* Read Status Register */                          /* 1-0-1, 2-0-2, 4-0-4 */                /* 1 */
    

  72.     S3AXX_RDC1 = 0x35,    /* Read Configuration Register 1 */                 /* 1-0-1, 2-0-2, 4-0-4 */                /* 1 */
    

  73.     S3AXX_RDC2 = 0x3F,    /* Read Configuration Register 2 */                 /* 1-0-1, 2-0-2, 4-0-4 */                /* 1 */
    

  74.     S3AXX_RDC3 = 0x44,    /* Read Configuration Register 3 */                 /* 1-0-1, 2-0-2, 4-0-4 */                /* 1 */
    

  75.     S3AXX_RDC4 = 0x45,    /* Read Configuration Register 4 */                 /* 1-0-1, 2-0-2, 4-0-4 */                /* 1 */
    

  76.     S3AXX_RDCX = 0x46,    /* Read Configuration Registers 1,2,3,4 */          /* 1-0-1, 2-0-2, 4-0-4 */                /* 4 */
    

  77.     S3AXX_RDID = 0x9F,    /* Read Device ID  */                               /* 1-0-1, 2-0-2, 4-0-4 */                /* 4 */
    

  78.     S3AXX_RUID = 0x4C,    /* Read Unique ID */                                /* 1-0-1, 2-0-2, 4-0-4 */                /* 8 */
    

  79.     S3AXX_RDSN = 0xC3,    /* Read Serial Number Register */                   /* 1-0-1, 2-0-2, 4-0-4 */                /* 8 */
    

  80.     S3AXX_RDAP = 0x14,    /* Read Augmented 256-byte Protection Register */   /* 1-0-1, 2-0-2, 4-0-4 */                /* 1 */
    

  81.     S3AXX_RDAR = 0x65,    /* Read Any Register-Address Based */               /* 1-1-1, 2-2-2, 4-4-4 */                /* 1,4,8 */
    

  82. }s3axx04xom_read_reg_ins_e;
    


  83. 

  84. typedef enum {
    

  85.                           /* Instruction Name */                              /* Interface Type(CMD-ADDR-Data) */      /* Data Bytes */
    

  86.     S3AXX_WRSR = 0x01,    /* Write Status Register */                         /* 1-0-1, 2-0-2, 4-0-4 */                /* 1 */
    

  87.     S3AXX_WRCX = 0x87,    /* Write Configuration Registers 1,2,3,4*/          /* 1-0-1, 2-0-2, 4-0-4 */                /* 4 */
    

  88.     S3AXX_WRSN = 0xC2,    /* Write Serial Number Register */                  /* 1-0-1, 2-0-2, 4-0-4 */                /* 8 */
    

  89.     S3AXX_WRAP = 0x1A,    /* Write Augmented 256-byte Protection Register */  /* 1-0-1, 2-0-2, 4-0-4 */                /* 1 */
    

  90.     S3AXX_WRAR = 0x71,    /* Write Any Register-Address Based */              /* 1-1-1, 2-2-2, 4-4-4 */                /* 1,8 */
    

  91. }s3axx04xom_write_reg_ins_e;
    


  92. 

  93. typedef enum {
    

  94.                           /* Instruction Name */                              /* Interface Type(CMD-ADDR-Data) */      /* Data Bytes */
    

  95.     S3AXX_READ = 0x03,    /* Read Memory Array-SDR */                         /* 1-1-1 */                              /* 1->鈭?*/
    

  96.     S3AXX_RDFT = 0x0B,    /* Fast Read Memory Array-SDR */                    /* 1-1-1, 2-2-2, 4-4-4 */                /* 1->鈭?*/
    

  97.     S3AXX_DRFR = 0x0D,    /* Fast Read Memory Array-DDR */                    /* 1-1-1, 2-2-2, 4-4-4 */                /* 1->鈭?*/
    

  98.     S3AXX_RDDO = 0x3B,    /* Read Dual Output Memory Array-SDR */             /* 1-1-2 */                              /* 1->鈭?*/
    

  99.     S3AXX_DRDO = 0x3D,    /* Read Dual Output Memory Array-DDR */             /* 1-1-2 */                              /* 1->鈭?*/
    

  100.     S3AXX_RDQO = 0x6B,    /* Read Quad Output Memory Array鈥揝DR */             /* 1-1-4 */                              /* 1->鈭?*/
    

  101.     S3AXX_DRQO = 0x6D,    /* Read Quad Output Memory Array鈥揇DR */             /* 1-1-4 */                              /* 1->鈭?*/
    

  102.     S3AXX_RDDI = 0xBB,    /* Read Dual I/O Memory Read-SDR */                 /* 1-2-2 */                              /* 1->鈭?*/
    

  103.     S3AXX_DRDI = 0xBD,    /* Read Dual I/O Memory Read-DDR */                 /* 1-2-2 */                              /* 1->鈭?*/
    

  104.     S3AXX_RDQI = 0xEB,    /* Read Quad I/O Memory Read-SDR */                 /* 1-4-4 */                              /* 1->鈭?*/
    

  105.     S3AXX_DRQI = 0xED,    /* Read Quad I/O Memory Read-DDR */                 /* 1-4-4 */                              /* 1->鈭?*/
    

  106. }s3axx04xom_read_memory_array_instruction_e;
    


  107. 

  108. typedef enum {
    

  109.                           /* Instruction Name */                              /* Interface Type(CMD-ADDR-Data) */      /* Data Bytes */
    

  110.     S3AXX_WRTE = 0x02,    /* Write Memory Array-SDR */                        /* 1-1-1 */                              /* 1->鈭?*/
    

  111.     S3AXX_WRFT = 0xDA,    /* Fast Write Memory Array-SDR */                   /* 1-1-1, 2-2-2, 4-4-4 */                /* 1->鈭?*/
    

  112.     S3AXX_DRFW = 0xDE,    /* Fast Write Memory Array-DDR */                   /* 1-1-1, 2-2-2, 4-4-4 */                /* 1->鈭?*/
    

  113.     S3AXX_WDUI = 0xA2,    /* Write Dual Input Memory Array-SDR */             /* 1-1-2 */                              /* 1->鈭?*/
    

  114.     S3AXX_DWUI = 0xA4,    /* Write Dual Input Memory Array-DDR */             /* 1-1-2 */                              /* 1->鈭?*/
    

  115.     S3AXX_WQDI = 0x32,    /* Write Quad Input Memory Array-SDR */             /* 1-1-4 */                              /* 1->鈭?*/
    

  116.     S3AXX_DWQI = 0x32,    /* Write Quad Input Memory Array-DDR */             /* 1-1-4 */                              /* 1->鈭?*/
    

  117.     S3AXX_WDIO = 0xA1,    /* Write Dual I/O Memory Array-SDR */               /* 1-2-2 */                              /* 1->鈭?*/
    

  118.     S3AXX_DWIO = 0xA3,    /* Write Dual I/O Memory Array-DDR */               /* 1-2-2 */                              /* 1->鈭?*/
    

  119.     S3AXX_WQIO = 0xD2,    /* Write Quad I/O Memory Array-SDR */               /* 1-4-4 */                              /* 1->鈭?*/
    

  120.     S3AXX_DWQO = 0xD1,    /* Write Quad I/O Memory Array-DDR */               /* 1-4-4 */                              /* 1->鈭?*/
    

  121. }s3axx04xom_write_memory_array_ins_e;
    


  122. 

  123. typedef enum {
    

  124.                           /* Instruction Name */                              /* Interface Type(CMD-ADDR-Data) */      /* Data Bytes */
    

  125.     S3AXX_RDAS = 0x4B,    /* Read Augmented 256-Byte Area-SDR */              /* 1-1-1 */                              /* 1->256 */
    

  126.     S3AXX_WRAS = 0x42,    /* Write Augmented 256-Byte Area-SDR */             /* 1-1-1 */                              /* 1->256 */
    

  127. }s3axx04xom_augmented_256_byte_area_ins_e;
    


  128. 

  129. /************************Status register************************/
    

  130. #define S3AXX_STA_REG_WPEN(x)           ((x) << 7)
    

  131. #define S3AXX_STA_REG_SNPEN(x)          ((x) << 6)
    

  132. #define S3AXX_STA_REG_TB(x)             ((x) << 5)
    

  133. #define S3AXX_STA_REG_BP(x)             ((x) << 2)
    

  134. #define S3AXX_STA_REG_WREN(x)           ((x) << 1)
    


  135. 

  136. typedef enum {
    

  137.     WRITE_PROTECT_DISENABLE_LOW_WP = 0x00,
    

  138.     WRITE_PROTECT_ENABLE_LOW_WP = 0x01,
    

  139. }s3axx04x0m_sta_reg_WPEN_e;
    


  140. 

  141. typedef enum {
    

  142.     SERIAL_NUMBER_WRITABLE = 0x00,
    

  143.     SERIAL_NUMBER_WRITE_PROTECTED = 0x01,
    

  144. }s3axx04x0m_sta_reg_SNPEN_e;
    


  145. 

  146. typedef enum {
    

  147.     TOP_PROTECTION_ENABLE = 0x00,
    

  148.     BOTTOM_PROTECTION_ENABLE = 0x01,
    

  149. }s3axx04x0m_sta_reg_TB_e;
    


  150. 

  151. typedef enum {
    

  152.     PP_NONE = 0x00,
    

  153.     UPPER_LOWER_1_64 = 0x01,
    

  154.     UPPER_LOWER_1_32 = 0x02,
    

  155.     UPPER_LOWER_1_16 = 0x03,
    

  156.     UPPER_LOWER_1_8 = 0x04,
    

  157.     UPPER_LOWER_1_4 = 0x05,
    

  158.     UPPER_LOWER_1_2 = 0x06,
    

  159.     PP_ALL = 0x07,
    

  160. }s3axx04x0m_sta_reg_BP_e;
    


  161. 

  162. typedef enum {
    

  163.     WRITE_PROTECT_ENABLE = 0x00,
    

  164.     WRITE_PROTECT_DISENABLE = 0x01,
    

  165. }s3axx04x0m_sta_reg_WREN_e;
    


  166. 

  167. /************************Augmented 256-Byte Area Protection register************************/
    

  168. #define S3AXX04_AUGMENTED_PROTECTION_REG_ASP7(x)    ((x) << 7)
    

  169. #define S3AXX04_AUGMENTED_PROTECTION_REG_ASP6(x)    ((x) << 6)
    

  170. #define S3AXX04_AUGMENTED_PROTECTION_REG_ASP5(x)    ((x) << 5)
    

  171. #define S3AXX04_AUGMENTED_PROTECTION_REG_ASP4(x)    ((x) << 4)
    

  172. #define S3AXX04_AUGMENTED_PROTECTION_REG_ASP3(x)    ((x) << 3)
    

  173. #define S3AXX04_AUGMENTED_PROTECTION_REG_ASP2(x)    ((x) << 2)
    

  174. #define S3AXX04_AUGMENTED_PROTECTION_REG_ASP1(x)    ((x) << 1)
    

  175. #define S3AXX04_AUGMENTED_PROTECTION_REG_ASP0(x)    ((x) << 0)
    


  176. 

  177. typedef enum {
    

  178.     PROTECTION_DISENABLE = 0x00,
    

  179.     PROTECTION_ENABLE = 0x01,
    

  180. }s3axx04x0m_augmented_protection_reg_WREN_e;
    


  181. 

  182. /************************Configuration register 1************************/
    

  183. #define S3AXX_CFG_REG1_MAPLK(x)         ((x) << 2)
    

  184. #define S3AXX_CFG_REG1_ASPLK(x)         ((x) << 0)
    


  185. 

  186. typedef enum {
    

  187.     UNLOCK_TB_BP = 0x00,
    

  188.     LOCK_TB_BP = 0x01,
    

  189. }s3axx04x0m_cfg_reg1_MAPLK_e;
    


  190. 

  191. typedef enum {
    

  192.     DEPENDING_ON_ASP_0_7 = 0x00,
    

  193.     REGARDLESS_ASP_0_7 = 0x01,
    

  194. }s3axx04x0m_cfg_reg1_ASPLK_e;;
    


  195. 

  196. /************************Configuration register 2************************/
    

  197. #define S3AXX_CFG_REG2_QPIEN(x)         ((x) << 6)
    

  198. #define S3AXX_CFG_REG2_DPIEN(x)         ((x) << 4)
    

  199. #define S3AXX_CFG_REG2_READ_LATENCY(x)  ((x) << 0)
    


  200. 

  201. typedef enum {
    

  202.     QPIEN_SINGLE_SPI = 0x00,
    

  203.     QPIEN_QUAN_SPI = 0x01,
    

  204. }s3axx04x0m_cfg_reg2_QPIEN_e;
    


  205. 

  206. typedef enum {
    

  207.     DPIEN_SINGLE_SPI = 0x00,
    

  208.     DPIEN_DUAL_SPI = 0x01,
    

  209. }s3axx04x0m_cfg_reg2_DPIEN_e;
    


  210. 

  211. typedef enum {
    

  212.     LATENCY_0CYCLE = 0x00,
    

  213.     LATENCY_1CYCLE = 0x01,
    

  214.     LATENCY_2CYCLE = 0x02,
    

  215.     LATENCY_3CYCLE = 0x03,
    

  216.     LATENCY_4CYCLE = 0x04,
    

  217.     LATENCY_5CYCLE = 0x05,
    

  218.     LATENCY_6CYCLE = 0x06,
    

  219.     LATENCY_7CYCLE = 0x07,
    

  220.     LATENCY_8CYCLE = 0x08,
    

  221.     LATENCY_9CYCLE = 0x09,
    

  222.     LATENCY_10CYCLE = 0x0A,
    

  223.     LATENCY_11CYCLE = 0x0B,
    

  224.     LATENCY_12CYCLE = 0x0C,
    

  225.     LATENCY_13CYCLE = 0x0D,
    

  226.     LATENCY_14CYCLE = 0x0E,
    

  227.     LATENCY_15CYCLE = 0x0F,
    

  228. }s3axx04x0m_cfg_reg2_read_latency_e;
    


  229. 

  230. /************************Configuration register 3************************/
    

  231. #define S3AXX_CFG_REG3_DRV(x)           ((x) << 5)
    

  232. #define S3AXX_CFG_REG3_WRPEN(x)         ((x) << 4)
    

  233. #define S3AXX_CFG_REG3_WRPL(x)          ((x) << 0)
    


  234. 

  235. typedef enum {
    

  236.     DRV_36_35_OHM = 0x00,
    

  237.     DRV_100_95_OHM = 0x01,
    

  238.     DRV_75_63_OHM = 0x02,
    

  239.     DRV_60_50_OHM = 0x03,
    

  240.     DRV_48_40_OHM = 0x04,
    

  241.     DRV_42_30_OHM = 0x05,
    

  242.     DRV_29_26_OHM = 0x06,
    

  243.     DRV_24_22_OHM = 0x07,
    

  244. }s3axx04x0m_cfg_reg3_DRV_e;
    


  245. 

  246. typedef enum {
    

  247.     READ_WRAP_DISABLE = 0x00,
    

  248.     READ_WRAP_ENABLE = 0x01,
    

  249. }s3axx04x0m_cfg_reg3_WRPEN_e;
    


  250. 

  251. typedef enum {
    

  252.     WRPL_16_BYTE_WARP = 0x00,
    

  253.     WRPL_32_BYTE_WARP = 0x01,
    

  254.     WRPL_64_BYTE_WARP = 0x02,
    

  255.     WRPL_128_BYTE_WARP = 0x03,
    

  256.     WRPL_256_BYTE_WARP = 0x04,
    

  257.     WRPL_512_BYTE_WARP = 0x05,
    

  258.     WRPL_1K_BYTE_WARP = 0x06,
    

  259. }s3axx04x0m_cfg_reg3_WRPL_e;
    


  260. 

  261. /************************Configuration register 4************************/
    

  262. #define S3AXX_CFG_REG4_WRENS(x)         ((x) << 0)
    


  263. 

  264. typedef enum {
    

  265.     NORMAL = 0x00,
    

  266.     SRAM = 0x01,
    

  267.     BACK_TO_BACK = 0x02,
    

  268. }s3axx04x0m_cfg_reg4_WRENS_e;
    


  269. 

  270. void s3axx04x0m_continue_read(u8 cmd, u32 addr, u8 *read_buf, u32 len);
    

  271. void s3axx04x0m_continue_write(u8 cmd, u32 addr, u8 *write_buf, u32 len);
    

  272. void s3axx04x0m_deep_power_down(void);
    

  273. void s3axx04x0m_exit_deep_power_down_by_cmd(void);
    

  274. void s3axx04x0m_software_reset(void);
    

  275. void s3axx04x0m_cmd_set(u8 ctrl_instruction);
    

  276. void s3axx04x0m_cmd_read(u8 ctrl_instruction, u8 *read_buff, u32 len);
    

  277. void s3axx04x0m_cmd_write(u8 ctrl_instruction, u8 *write_buff, u32 len);
    

  278. void s3axx04x0m_READ_without_XIP(u32 addr, u8 *read_buff, u32 len);
    

  279. void s3axx04x0m_WRTE(u32 addr, u8 *write_buff, u32 len);
    

  280. void s3axx04x0m_RDAR(u32 addr, u8 *read_buff, u32 len);
    

  281. void s3axx04x0m_WRAR(u32 addr, u8 *write_buff, u32 len);
    

  282. void s3axx04x0m_init(void);
    

  283. void s3axx04x0m_write_memory(u8 *write_buff, u32 addr, u32 len);
    

  284. void s3axx04x0m_read_memory(u8 *read_buff, u32 addr, u32 len);
    

  285. u32 s3axx04x0m_read_device_id(void);
    


  286. 

  287. #endif /* __S3AXX04X0M_H__ */
里面的与MCU底层配置相关的部分可以根据MCU平台进行相应修改。

其中s3axx04x0m.c源文件的代码主要如下：
复制
  1. #include "s3axx04x0m.h"
    

  2. #include "bsp_spi_bus.h"
    


  3. 

  4. s3axx04x0m_spi_t s3axx04x0m_spi0;
    


  5. 

  6. void s3axx_delay_us(u32 us)
    

  7. {
    

  8.         u16 cnt;
    

  9.         if(us == 0)
    

  10.                 return;
    

  11.         while(us--)
    

  12.         {
    

  13.                 cnt = 8;
    

  14.                 while(cnt--);
    

  15.         }
    

  16. }
    


  17. 

  18. void gpio_cs_set(u8 set)
    

  19. {
    

  20.         switch(set)
    

  21.         {
    

  22.             case 0:
    

  23.                     S3AXX04X0M_CS_LOW();
    

  24.                     break;
    


  25. 

  26.             case 1:
    

  27.                     S3AXX04X0M_CS_HIGH(); 
    

  28.                     break;
    

  29.         }
    

  30. }
    


  31. 

  32. /*spi read(when data is 0) or write*/
    

  33. static uint8_t spi_rw(uint8_t data)  
    

  34. { 
    

  35.         uint8_t temp = 0; 
    


  36. 

  37.     while(spi_i2s_flag_get(S3A1004VOM_SPI_TYPE, SPI_I2S_TDBE_FLAG) == RESET);
    

  38.         spi_i2s_data_transmit(S3A1004VOM_SPI_TYPE, data);
    


  39. 

  40.         while(spi_i2s_flag_get(S3A1004VOM_SPI_TYPE, SPI_I2S_RDBF_FLAG) == RESET);
    

  41.         temp = spi_i2s_data_receive(S3A1004VOM_SPI_TYPE);
    


  42. 

  43.     return temp;
    

  44. } 
    


  45. 

  46. int spi0_read_bytes(u8 *read_buf, u32 len)
    

  47. {
    

  48.         if(read_buf == 0)
    

  49.                 return -1;
    


  50. 

  51.         for(int i = 0; i < len; i++)
    

  52.         {
    

  53.                 read_buf[i] = spi_rw(0);
    

  54.         }
    

  55.     return 0;
    

  56. }
    


  57. 

  58. int spi0_write_bytes(u8 *write_buf, u32 len)
    

  59. {
    

  60.         if(write_buf == 0)
    

  61.                 return -1;
    


  62. 

  63.         for(int i = 0; i < len; i++)
    

  64.         {
    

  65.                 spi_rw(write_buf[i]);
    

  66.         }
    


  67. 

  68.     return 0;
    

  69. }
    


  70. 

  71. void s3axx04x0m_read_byte(u8 cmd, u32 addr, u8 *read_buf)
    

  72. {
    

  73.     u8 write_data = 0;
    


  74. 

  75.     S3AXX04X0M_CS_LOW();
    

  76.     spi_rw(cmd);
    

  77.     for(int i = 0; i < 3; i ++)
    

  78.     {
    

  79.         write_data = addr >> ((2-i)*8);
    

  80.         spi_rw(write_data);
    

  81.     }
    


  82. 

  83.     *read_buf = spi_rw(0);
    

  84.     S3AXX04X0M_CS_HIGH();
    

  85. }
    


  86. 

  87. void s3axx04x0m_write_byte(u8 cmd, u32 addr, u8 *write_buf)
    

  88. {
    

  89.     u8 write_data = 0;
    


  90. 

  91.     S3AXX04X0M_CS_LOW();
    

  92.     spi_rw(cmd);
    

  93.     for(int i = 0; i < 3; i ++)
    

  94.     {
    

  95.         write_data = addr >> ((2-i)*8);
    

  96.         spi_rw(write_data);
    

  97.     }
    


  98. 

  99.     spi_rw(*write_buf);
    

  100.     S3AXX04X0M_CS_HIGH();
    

  101. }
    


  102. 

  103. void s3axx04x0m_XIP_read(u8 cmd, u32 addr, u8 *read_buf)
    

  104. {
    


  105. 

  106. }
    


  107. 

  108. void s3axx04x0m_continue_read(u8 cmd, u32 addr, u8 *read_buf, u32 len)
    

  109. {
    

  110.     u8 write_data = 0;
    

  111.     u8 tmp = 0;
    


  112. 

  113.     S3AXX04X0M_CS_LOW();
    

  114.     spi_rw(cmd);
    

  115.     for(int i = 0; i < 3; i ++)
    

  116.     {
    

  117.         write_data = addr >> ((2-i)*8);
    

  118.         spi_rw(write_data);
    

  119.     }
    


  120. 

  121.     for(int i = 0; i < len; i++)
    

  122.     {
    

  123.             read_buf[i] = spi_rw(0);
    

  124.     }
    


  125. 

  126.     S3AXX04X0M_CS_HIGH();
    

  127. }
    


  128. 

  129. void s3axx04x0m_continue_write(u8 cmd, u32 addr, u8 *write_buf, u32 len)
    

  130. {
    

  131.     u8 write_data = 0;
    


  132. 

  133.     S3AXX04X0M_CS_LOW();
    

  134.     spi_rw(cmd);
    

  135.     for(int i = 0; i < 3; i ++)
    

  136.     {
    

  137.         write_data = addr >> ((2-i)*8);
    

  138.         spi_rw(write_data);
    

  139.     }
    


  140. 

  141.     for(int i = 0; i < len; i++)
    

  142.     {
    

  143.             spi_rw(write_buf[i]);
    

  144.     }
    

  145.     S3AXX04X0M_CS_HIGH();
    

  146. }
    


  147. 

  148. void s3axx04x0m_deep_power_down(void)
    

  149. {
    

  150.     u8 write_data = 0;
    


  151. 

  152.     S3AXX04X0M_CS_LOW();
    

  153.     write_data = S3AXX_DPDE;
    

  154.     spi_rw(write_data);
    

  155.     S3AXX04X0M_CS_HIGH();
    

  156.     for(int i = 0; i < 10; i++);
    

  157. }
    


  158. 

  159. void s3axx04x0m_exit_deep_power_down_by_cmd(void)
    

  160. {
    

  161.     u8 write_data = 0;
    


  162. 

  163.     S3AXX04X0M_CS_LOW();
    

  164.     write_data = S3AXX_DPDX;
    

  165.     spi_rw(write_data);
    

  166.     S3AXX04X0M_CS_HIGH();
    

  167.     for(int i = 0; i < 10; i++);
    

  168. }
    


  169. 


  170. 

  171. void s3axx04x0m_software_reset(void)
    

  172. {
    

  173.     u8 write_data = 0;
    


  174. 

  175.     S3AXX04X0M_CS_LOW();
    

  176.     write_data = S3AXX_SRTE;
    

  177.     spi_rw(write_data);
    

  178.     S3AXX04X0M_CS_HIGH();
    


  179. 

  180.     S3AXX04X0M_CS_LOW();
    

  181.     write_data = S3AXX_SRST;
    

  182.     spi_rw(write_data);
    

  183.     S3AXX04X0M_CS_HIGH();
    

  184.     //3.3V tSRST_max = 0.3ms 1.8V tSRST_max = 2ms
    

  185. //    s3axx04x0m_spi0.s3axx04x0m_delay_us(500);
    

  186.     s3axx_delay_us(500);
    

  187. }
    


  188. 

  189. void s3axx04x0m_cmd_set(u8 ctrl_instruction)
    

  190. {
    

  191.     u8 write_data = 0;
    


  192. 

  193.     S3AXX04X0M_CS_LOW();
    


  194. 

  195.     write_data = ctrl_instruction;
    

  196.     spi_rw(write_data);
    


  197. 

  198.     S3AXX04X0M_CS_HIGH();
    

  199. }
    


  200. 

  201. void s3axx04x0m_cmd_read(u8 ctrl_instruction, u8 *read_buff, u32 len)
    

  202. {
    

  203.     S3AXX04X0M_CS_LOW();
    


  204. 

  205.     spi_rw(ctrl_instruction);
    

  206.     for(int i = 0; i < len; i++)
    

  207.     {
    

  208.             read_buff[i] = spi_rw(0);
    

  209.     }
    


  210. 

  211.     S3AXX04X0M_CS_HIGH();
    

  212. }
    


  213. 

  214. void s3axx04x0m_cmd_write(u8 ctrl_instruction, u8 *write_buff, u32 len)
    

  215. {
    

  216.     S3AXX04X0M_CS_LOW();
    


  217. 

  218.     spi_rw(ctrl_instruction);
    

  219.     for(int i = 0; i < len; i++)
    

  220.     {
    

  221.             spi_rw(write_buff[i]);
    

  222.     }
    


  223. 

  224.     S3AXX04X0M_CS_HIGH();
    

  225. }
    


  226. 

  227. void s3axx04x0m_READ_without_XIP(u32 addr, u8 *read_buff, u32 len)
    

  228. {
    

  229.     s3axx04x0m_continue_read(S3AXX_READ, addr, read_buff, len);
    

  230. }
    


  231. 

  232. void s3axx04x0m_WRTE(u32 addr, u8 *write_buff, u32 len)
    

  233. {
    

  234.     s3axx04x0m_continue_write(S3AXX_WRTE, addr, write_buff, len);
    

  235. }
    


  236. 

  237. void s3axx04x0m_RDAS(u32 addr, u8 *read_buff, u32 len)
    

  238. {
    

  239. }
    


  240. 

  241. void s3axx04x0m_WRAS(u32 addr, u8 *write_buff, u32 len)
    

  242. {
    

  243. }
    


  244. 

  245. void s3axx04x0m_RDAR(u32 addr, u8 *read_buff, u32 len)
    

  246. {
    

  247.     u8 write_data = 0;
    


  248. 

  249.     write_data = S3AXX_RDAR;
    

  250.     S3AXX04X0M_CS_LOW();
    

  251.     spi_rw(write_data);
    

  252.     for(int i = 0; i < 3; i ++)
    

  253.     {
    

  254.         write_data = addr >> ((2-i)*8);
    

  255.         spi_rw(write_data);
    

  256.     }
    


  257. 

  258.     write_data = 0xFF;
    

  259.     spi_rw(write_data);
    


  260. 

  261.     for(int i = 0; i < len; i++)
    

  262.     {
    

  263.             read_buff[i] = spi_rw(0);
    

  264.     }
    

  265.     S3AXX04X0M_CS_HIGH();
    

  266. }
    


  267. 

  268. void s3axx04x0m_WRAR(u32 addr, u8 *write_buff, u32 len)
    

  269. {
    

  270.     s3axx04x0m_continue_write(S3AXX_WRAR, addr, write_buff, len);
    

  271. }
    


  272. 

  273. void s3axx04x0m_RDFT(u32 addr, u8 *read_buff, u32 len)
    

  274. {
    


  275. 

  276. }
    


  277. 

  278. void s3axx04x0m_WRFT(u32 addr, u8 *write_buff, u32 len)
    

  279. {
    


  280. 

  281. }
    


  282. 

  283. void s3axx04x0m_register(void)
    

  284. {
    

  285.     s3axx04x0m_spi0.spi_cs_set = gpio_cs_set;
    

  286.     s3axx04x0m_spi0.spi_read_bytes = spi0_read_bytes;
    

  287.     s3axx04x0m_spi0.spi_write_bytes = spi0_write_bytes;
    

  288.     s3axx04x0m_spi0.s3axx04x0m_delay_us = s3axx_delay_us;
    

  289. }
    


  290. 

  291. void s3axx04x0m_init(void)
    

  292. {
    

  293.     u8 write_reg_data[4] = {0};
    


  294. 

  295.     //s3axx04x0m_register();
    


  296. 

  297. /************************Status register************************/
    

  298.     //config WP protect bit based on hardware
    

  299.     write_reg_data[0] |= S3AXX_STA_REG_WPEN(WRITE_PROTECT_ENABLE_LOW_WP);
    

  300.     write_reg_data[0] |= S3AXX_STA_REG_SNPEN(SERIAL_NUMBER_WRITE_PROTECTED);
    

  301.     write_reg_data[0] |= S3AXX_STA_REG_TB(TOP_PROTECTION_ENABLE);
    

  302.     write_reg_data[0] |= S3AXX_STA_REG_BP(PP_ALL);
    

  303.     write_reg_data[0] |= S3AXX_STA_REG_WREN(WRITE_PROTECT_ENABLE);
    


  304. 

  305.     s3axx04x0m_cmd_write(S3AXX_WRSR, write_reg_data, 1);
    

  306.     memset(write_reg_data, 0, sizeof(write_reg_data));
    


  307. 

  308. /************************Augmented 256-Byte Area Protection register************************/
    

  309.     /*config add protection enable/disable*/
    

  310.     write_reg_data[0] |= (S3AXX04_AUGMENTED_PROTECTION_REG_ASP7(PROTECTION_DISENABLE) |
    

  311.                         S3AXX04_AUGMENTED_PROTECTION_REG_ASP6(PROTECTION_DISENABLE) |
    

  312.                         S3AXX04_AUGMENTED_PROTECTION_REG_ASP5(PROTECTION_DISENABLE) |
    

  313.                         S3AXX04_AUGMENTED_PROTECTION_REG_ASP4(PROTECTION_DISENABLE) |
    

  314.                         S3AXX04_AUGMENTED_PROTECTION_REG_ASP3(PROTECTION_DISENABLE) |
    

  315.                         S3AXX04_AUGMENTED_PROTECTION_REG_ASP2(PROTECTION_DISENABLE) |
    

  316.                         S3AXX04_AUGMENTED_PROTECTION_REG_ASP1(PROTECTION_DISENABLE) |
    

  317.                         S3AXX04_AUGMENTED_PROTECTION_REG_ASP0(PROTECTION_DISENABLE));
    

  318.     s3axx04x0m_cmd_write(S3AXX_WRAP, write_reg_data, 1);
    

  319.     memset(write_reg_data, 0, sizeof(write_reg_data));
    


  320. 

  321. /************************Configuration register 1************************/
    

  322.     //unlock TB BP
    

  323.     write_reg_data[0] |= S3AXX_CFG_REG1_MAPLK(UNLOCK_TB_BP);
    

  324.     //config Augmented 256-Byte Area Data protect whether with ASP
    

  325.     write_reg_data[0] |= S3AXX_CFG_REG1_ASPLK(DEPENDING_ON_ASP_0_7);
    


  326. 

  327. /************************Configuration register 2************************/
    

  328.     //config use sspi/dspi/qspi
    

  329.     write_reg_data[1] |= S3AXX_CFG_REG2_QPIEN(QPIEN_SINGLE_SPI);
    

  330.     write_reg_data[1] |= S3AXX_CFG_REG2_DPIEN(DPIEN_SINGLE_SPI);
    

  331.     //config read delay period, different period of different cmd
    

  332.     write_reg_data[1] |= S3AXX_CFG_REG2_READ_LATENCY(LATENCY_0CYCLE);
    


  333. 

  334. /************************Configuration register 3************************/
    

  335.     //config output strength
    

  336.     write_reg_data[2] |= S3AXX_CFG_REG3_DRV(DRV_36_35_OHM);
    

  337.     //enable/disable read/write boundary
    

  338.     write_reg_data[2] |= S3AXX_CFG_REG3_WRPEN(READ_WRAP_ENABLE);
    

  339.     //config rewind length of read boundary
    

  340.     write_reg_data[2] |= S3AXX_CFG_REG3_WRPL(WRPL_16_BYTE_WARP);
    


  341. 

  342. /************************Configuration register 4************************/
    

  343.     //config write enable
    

  344.     write_reg_data[3] |= S3AXX_CFG_REG4_WRENS(NORMAL);
    


  345. 

  346.     s3axx04x0m_cmd_write(S3AXX_WRCX, write_reg_data, 4);
    

  347. }
    


  348. 

  349. void s3axx04x0m_write_memory(u8 *write_buff, u32 addr, u32 len)
    

  350. {
    

  351.     s3axx04x0m_cmd_set(S3AXX_WREN);
    

  352.     s3axx04x0m_continue_write(S3AXX_WRTE, addr, write_buff, len);
    

  353.     s3axx04x0m_cmd_set(S3AXX_WRDI);
    

  354. }
    


  355. 

  356. void s3axx04x0m_read_memory(u8 *read_buff, u32 addr, u32 len)
    

  357. {
    

  358.     s3axx04x0m_continue_read(S3AXX_READ, addr, read_buff, len);
    

  359. }
    


  360. 

  361. u32 s3axx04x0m_read_device_id(void)
    

  362. {
    

  363.     u8 device_id[4] = {0};
    

  364.     u32 reval = 0;
    


  365. 

  366.     s3axx04x0m_cmd_read(S3AXX_RDID, device_id, 4);
    


  367. 

  368.     reval = device_id[0] << 24 | device_id[1] << 16 | device_id[2] << 8 | device_id[3];
    


  369. 

  370.     return reval;
    

  371. }
里面的SPI底层读写接口spi_rw的代码可以根据MCU平台进行相应修改。

实际应用的时候，上电初始化调用一次s3axx04x0m_init来对芯片进行寄存器等配置操作，然后可以调用s3axx04x0m_read_device_id来读取一下芯片设备ID，判断是否与宏S3AXX04_ID的值相等以进行异常错误处理等：
设备ID的相关信息可以参考下面这个设备制造商身份信息寄存器：
可以了解到接口类型，工作电压范围和工作温度范围等信息。

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21小跑堂 打赏了 50.00 元 2026-05-14
理由：恭喜通过原创审核！期待您更多的原创作品~~

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21小跑堂
文章从芯片介绍、手册解读和驱动代码三方面展开，详细阐述了该STT-MRAM芯片基于SPI通信的特性、引脚定义及寄存器配置，并提供了基于MCU的SPI驱动源码与移植思路，是一个不错的应用参考。   发表于 2026-5-14 17:11

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